专利名称：元件的制造方法
技术领域：
本发明涉及一种半导体元件制造方法，特别涉及一种半导体元件的切割工艺。
背景技术：
半导体技术持续的致力于縮减集成电路的尺寸和制造成本。检测集成电
路性能的方法使晶体管以最大的时钟速度(clock speed)进行运作，其取决于晶
体管能开关多快与信号能传递多快。
半导体工业面临以下问题，当集成电路持续的微縮，其性能会受限于集 成电路中内连接的信号延迟时间(signal delay time)。集成电路是以绝缘材料 包围的次微米尺寸的三维金属线，其内连接延迟可定义如下内连接延迟为 内连接电阻R，与内连接金属对于相邻层的寄生电容C的乘积。因为集成电 路持续的微縮，金属线相当接近，进而造成寄生电容C显著增加，且由于线 路剖面縮小，内连接电阻R也显著增加。因此，需要使用低介电材料降低内 连接RC延迟时间。
半导体工艺使用低介电材料遇到许多问题，图1A 图1C显示低介电材 料在切割工艺遇到的问题。如图1A所示，晶片100包括多个芯片102、 104、 106和108，而芯片间以切割线区域110分隔。图1B为图1A的放大图，其 显示芯片102、 104、 106和108由切割线区域110分隔。芯片包括金属的密 封条112(sealring)，以保护芯片中的元件。请参照图1C，在完成芯片102、 104、 106和108的半导体元件的工艺步骤后，对晶片IOO进行切割以分隔芯 片102、 104、 106和108，形成切割路径114，然而由于应力集中的效应， 很容易于芯片102、 104、 106禾Q 108的边角产生剥离118(peeling)和崩缺 116(chipping)，特别当半导体元件的金属间介电层使用低介电常数材料时， 更容易发生剥离118，且也可能发生脱层(ddamination)的问题。
请参照图1D，晶片100于切割线区域110中还包括多个测试键122(testkey),以于半导体工艺的中间步骤检测半导体元件的电性。如图所示，在切 割工艺中，可能会于邻近测试键122的位置产生剥离、崩缺或脱层120，而 所述缺陷有时会跨过密封条112，造成半导体元件合格率降低。
发明内容
本发明的目的在于提出一种半导体元件制造方法。
根据上述问题，本发明提供一种元件的制造方法。提供基底，包括多个 芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光 光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口，沿着切割 线区域，以穿过上述开口的方式切割基底。
如上所述的元件的制造方法，其中以该黄光光刻和蚀刻工艺移除该切割 线区域中的部分结构层，形成所述开口的步骤包括形成光致抗蚀剂层于该 基底上；以光刻工艺定义该光致抗蚀剂层，形成一光致抗蚀剂图案；以及以 该光致抗蚀剂图案为掩模，蚀刻该结构层，形成所述开口。
如上所述的元件的制造方法，其中所述至少一结构层包括介电层和导电层。
如上所述的元件的制造方法，其中所述开口仅邻近所述芯片的边角。 如上所述的元件的制造方法，其中所述开口是十字形。 如上所述的元件的制造方法，其中该基底于该切割线区域中还包括多个
测试键，且以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形
成所述开口的步骤将所述测试键移除。
本发明提供一种元件的制造方法。提供基底，包括多个芯片，芯片间是
以切割线区域分隔，其中基底上至少形成一结构层。图形化结构层，形成多
个开口，其中上述开口仅相邻上述芯片的边角。沿着切割线区域，以穿过上
述开口的方式，切割基底。
如上所述的元件的制造方法，其中所述开口暴露该基底。 如上所述的元件的制造方法，其是采用光刻和蚀刻工艺图形化所述结构层。
本发明提供一种元件的制造方法。提供第一基底，包括多个第一芯片， 上述芯片间是以第一切割线区域分隔，其中第一基底上至少形成一第一结构层。图形化第一结构层，于第一切割线区域中形成多个第一开口。提供第二 基底，包括多个第二芯片，上述芯片间是以第二切割线区域分隔，其中第二 基底上至少形成一第二结构层。图形化第二结构层，于第二切割线区域中形 成多个第二开口。接合第一基底和第二基底，形成堆叠结构。沿着第一切割 线区域和第二切割线区域，以穿过上述第一开口和第二开口的方式，切割堆
;上所述的元件的制造方法，其中在接合该第一基底和该第二基底时， 该第一切割线区域对准该第二切割线区域。
如上所述的元件的制造方法，其中在接合该第一基底和该第二基底时， 所述第一结构层接触所述第二结构层。
如上所述的元件的制造方法，其中在接合该第一基底和该第二基底时， 该第二基底接触所述第一结构层。
因此，本发明提出的半导体元件的制造方法可减少切割工艺产生的剥 离、崩缺或脱层等问题，改善生产合格率。
图1A 图1C显示低介电材料在切割工艺遇到的问题。 图1D显示切割工艺遇到的另一问题。
图2A 图2C以平面图的方式，显示本发明一个实施例减少剥离、崩缺 或脱层的方法。
图3A 图3B以平面图的方式，显示本发明另一个实施例减少剥离、崩 缺或脱层的方法。
图4A 图4B以平面图的方式，显示本发明另一个实施例减少剥离、崩 缺或脱层的方法。
图5A 图5D以剖面图的方式，显示本发明一个实施例减少剥离、崩缺 或脱层的方法。
图6A 图6E以剖面图的方式，显示本发明另一个实施例减少剥离、崩 缺或脱层的方法。
图7A 图7C以剖面图的方式，显示本发明一个实施例减少分割系统级 封装晶片产生剥离、崩缺或脱层的方法。图8A 图8B以剖面图的方式，显示本发明另一个实施例减少分割系统 级封装晶片产生剥离、崩缺或脱层的方法。
并且，上述附图中的各附图标记说明如下
100曰& 曰日斤102心片
104心片106心片
108心片110切割线区域
112密封条114切割路径
116崩缺118剥离
120脱层122测试键
200日日斤202心片
204心片205保护环
206心片208心片
210切割线区域214开口
216切割路径302开口
307边角402测试键
404开口502基底
504内连接层506接合垫
508保护层510光致抗蚀剂图案
514开口516切割刀片
602基底604内连接层
606保护层608接合垫
610凸块下金属层612光致抗蚀剂图案
614开口616焊锡球
620切割刀片702第一基底
704第一结构层706第一切割线区域
708第一开口710第二结构层
712第二基底714第二切割线区域
716第二开口718凹穴
720堆叠结构722激光束
750心片760心片770芯片 780 芯片
800堆叠结构 802 激光束。
具体实施例方式
以下详细讨论本发明优选实施例，然而，根据本发明的概念，其可包括 或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示本发明制造和 使用的特定方法，并不用以限定本发明。
图2A 图2C显示本发明一个实施例减少剥离、崩缺或脱层的方法，请 参照图2A， 一晶片200包括多个芯片202、 204、 206和208，各芯片是以切 割线区域210分隔，每个芯片中包括多个半导体元件，半导体元件可以是逻 辑元件、存储元件或两者均包括。半导体元件可包括基底、栅极介电层、栅 极堆叠、电容器、金属导线、插塞、金属间介电层和/或层间介电层，为简洁， 附图中并未图示所述元件。在一个实施例中，金属间介电层和/或层间介电层 是低介电材料所组成，以降低半导体元件的RC延迟时间，其中低介电材料 的介电常数优选约小于2.8，更优选约小于2.5。
图2B是图2A的局部放大图，其显示芯片202、 204、 206和208由切 割线区域210分隔。每个芯片中形成有金属所组成的保护环205，以保护芯 片中的元件。本实施例在沿切割线区域210切割基底之前，以黄光光刻和蚀 刻工艺移除基底上切割线区域210中部分的单一或堆叠结构层，形成开口 214。上述结构层可以是在形成元件的栅极介电层、金属间介电层和/或层间 介电层时所伴随形成的层，此外结构层也可包括形成金属线时伴随形成的导 电层。如图2C所示，由于本实施例在沿切割线区域210切割基底之前，以 黄光光刻和蚀刻工艺移除基底上切割线区域中部分的单一或堆叠结构层，切 割工艺可直接对基底进行切割，且切割216可不影响到上述结构层，因此较 不容易发生剥离、崩缺和/或脱层的问题。特别当结构层是高应力层或例如低 介电材料层的较脆弱的层时，本实施例的优点更为突出。
图3A 图3B显示本发明另一个实施例减少剥离、崩缺或脱层的方法。 如图3A所示，类似于以上的实施例，本实施例每个芯片202、 204、 206和 208中包括多个半导体元件，半导体元件可以是逻辑元件、存储元件或两者 均包括。半导体元件可包括基底、栅极介电层、栅极堆叠、电容器、金属导线、插塞、金属间介电层和/或层间介电层，为简洁，附图中并未图示所述元 件。在一个实施例中，金属间介电层和/或层间介电层是低介电材料所组成， 以降低半导体元件的RC延迟时间。
如同公知技术所描述的问题，在芯片切割时，由于邻近芯片202、 204、 206和208边角307的切割道会切割两次(包括水平方向切割和垂直方向切 割)，而在芯片边角造成应力的集中，使得芯片边角容易产生剥离、崩缺或脱 层的问题。在沿着切割线区域210进行切割之前，本实施例以黄光光刻和蚀 刻工艺移除基底上切割线区域210中且邻近芯片202、 204、 206和208边角 307的部分结构层，形成开口 302。请注意，开口 302可以是十字形，且以 暴露基底为优选。由于基底上切割线区域210中且邻近芯片202、 204、 206 和208边角307的部分结构层已被移除，本实施例可显著的减少切割216工 艺所产生的缺陷，如图3B所示。
图4A 图4B显示本发明另一个实施例减少剥离、崩缺或脱层的方法。 类似于以上的实施例，本实施例每个芯片202、 204、 206和208中包括多个 半导体元件，半导体元件可以是逻辑元件、存储元件或两者。半导体元件可 包括基底、栅极介电层、栅极堆叠、电容器、金属导线、插塞、金属间介电 层和/或层间介电层，为简洁，附图中并未图示所述元件。在一个实施例中， 金属间介电层和/或层间介电层是低介电材料所组成，以降低半导体元件的 RC延迟时间。此外，本实施例的晶片于切割线区域210中还包括多个测试 键402，以检测芯片202、 204、 206和208中半导体元件在制造过程中的电 性。
如同公知技术所描述的问题，在芯片切割时，很容易于邻近测试键402 的位置产生剥离、崩缺或脱层。本实施例在切割基底之前，以黄光光刻和蚀 刻工艺移除基底上切割线区域210中且邻近测试键402的部分结构层，形成 多个开口 404，如图4B所示。请注意开口 404以暴露基底为优选，且可移 除对应的测试键402。由于基底上切割线区域210中且邻近测试键402的部 分结构层已被移除，本实施例可显著的减少切割工艺所产生的缺陷。
以下以剖面图5A 图5D描述本发明一个实施例减少剥离、崩缺或脱层 的方法。请参照图5A，提供基底502，基底502可包括基础半导体(例如单 晶硅、复晶硅和/或锗)、复合半导体(例如碳化硅、和/或砷化稼)、合金半导体(例如SiGe、 GaAsP、 AlInAs、 AlGaAs、 GalnP和/或GalnP)。此夕卜，基底 502也可以是硅块材料(可包括外延硅层)、绝缘层上有半导体(例如绝缘层上 有硅)或薄膜晶体管基底。在本实施例中，基底502以硅为优选。
接着，于基底502上形成多个晶体管、电容器和/或其它电子单元，晶体 管可包括源极、漏极、栅极和栅极介电层(为简洁，附图中未图示所述电子单 元)。于电子单元上形成内连接层504，其可包括金属线、插塞、金属间介电 层禾Q/或层间介电层。金属间介电层和层间介电层可以为氧化硅、氮化硅或氮 氧化硅组成，或低介电常数材料组成，例如类钻石碳、氟硅玻璃(FSG)、 Dow Chemical所开发的SILKTM、Trikon Technologies所开发的Orion , Honeywell 所开发的FLARETM、 JSR Micro所开发的LKD、 Xerogel、 Aerogel、多晶氟 化碳和/或其它材料。接着，于内连接层504上形成多个接合垫506，并于接 合垫506和内连接层504上形成例如氮化硅的保护层508。接着以黄光光刻 和蚀刻技术图形化保护层508，以暴露部分的接合垫506。
请参照图5B，于保护层508和接合垫506上形成光致抗蚀剂层，接着 以光刻工艺定义光致抗蚀剂层，形成光致抗蚀剂图案510。光致抗蚀剂图案 510遮盖芯片202、 204，但暴露芯片202、 204间的切割线区域210。继之， 请参照图5C，以光致抗蚀剂图案510为掩模，蚀刻基底502上的结构层(包 括内连接层504和保护层508)，于切割线区域210中形成多个暴露基底502 的开口514，并于后续的步骤移除光致抗蚀剂图案510。请参照图5D，以切 割刀片516切割晶片，由于基底502上切割线区域210中的部分结构层已于 前述步骤移除，切割刀片516可直接切割基底502，而不影响到结构层504、 508。因此，可减少切割工艺中因结构层504、 508所产生的缺陷。
以下以剖面图6A 6E描述本发明另一个实施例减少剥离、崩缺或脱层 的方法。首先，提供基底602，于基底602上形成晶体管、电容器和/或其它 电子单元，其中晶体管可包括源极、漏极、栅极和栅极介电层，为简洁，附 图中未图示上述电子单元。形成包括金属导线、插塞、金属间介电层和/或层 间介电层的内连接层604，覆盖上述电子单元，金属间介电层和/或层间介电 层为氧化硅、氮化硅、氮氧化硅，但以低介电材料为优选，例如类钻石碳、 氟硅玻璃(FSG)、 Dow Chemical所开发的SILKTM、 Trikon Technologies所开 发的OrionTM、 Honeywell所开发的FLARETM、 JSR Micro所开发的LKD、Xerogel、 Aerogel、多晶氟化碳和/或其它材料。接着，形成接合垫608于内 连接层604上，并形成例如氮化硅的保护层606于接合垫608和内连接层604 上。接着，以光刻和蚀刻工艺图形化保护层606，暴露部分的接合垫608， 后续于接合垫608和保护层606上形成凸块下金属层610(under bumpmetal， UBM)。
请参照图6B，形成一光致抗蚀剂层(未图示)于凸块下金属层610上，并 以光刻工艺定义光致抗蚀剂层，形成光致抗蚀剂图案612。请注意光致抗蚀 剂图案612覆盖芯片202、 204，但暴露芯片202、 204间的切割线区域210。 继之，请参照图6C，使用光致抗蚀剂图案612作为掩模，蚀刻基底602上 的结构层(包括内连接层604和保护层606)，于切割线区域210中形成暴露 基底602的开口614。请参照图6D，移除光致抗蚀剂图案，形成焊锡球616 于凸块下金属层610上。请参照图6E，以切割刀片620切割晶片，由于在进 行切割工艺之前，己事先移除基底602上切割线区域210中的部分结构层， 切割刀片620可直接切割基底602，而不影响结构层604、 606和610。因此， 可有效减少切割工艺影响结构层604、 606和610所产生的缺陷。
本发明实施例以光刻和蚀刻工艺，移除切割线区域中例如低介电材料层 的较脆弱的结构层，且另外移除高应力区域(例如邻近芯片边角)，和容易产 生破裂区域(例如邻近测试键)的部分结构层。因此，可减少切割工艺产生的 剥离、崩缺或脱层等问题，改善生产合格率。
图7A 图7C以剖面图的方式，显示本发明一个实施例，减少切割系统 级封装晶片所产生剥离、崩缺或脱层的方法。请参照图7A，提供一例如晶 片的第一基底702，并于其上形成第一结构层704。第一基底702包括多个 芯片750、 760，芯片中包括多个晶体管、电容器和/或其它电子单元，晶体 管可包括源极、漏极、栅极和栅极介电层。第一结构层704可包括金属线、 插塞、金属间介电层和/或层间介电层。金属间介电层和层间介电层可以为氧 化硅、氮化硅或氮氧化硅组成(为简洁，附图中未详细图示上述单元)。接着， 以黄光光刻和蚀刻工艺图形化基底上的第一结构层704，于切割线区域706 中形成多个第一开口 708，第一开口 708以暴露第一基底702为优选。
类似上述方法，提供包括芯片770、 780的第二基底712，并于其上形成 第二结构层710。接着，以黄光光刻和蚀刻工艺图形化第二基底712上的第二结构层710，于切割线区域714中形成多个第二开口 716，第二开口 716 以暴露第二基底712优选。接着，如图7B所示，将第二基底712以上下倒 置的方式接合第一基底702，使第二结构层710接触第一结构层704。在本 发明一个实施例中，于接合步骤中，第一切割线区域706对准第二切割线区 域714，且第一开口 708和第二开口 716以彼此对齐，形成堆叠结构720中 的凹穴718。
继之，请参照图7C，沿着对准的第一和第二切割线区域706、 714，切 割堆叠结构720(以使用激光束722照射方式为优选)，将堆叠结构分隔成多 个接合芯片(bondeddie)。激光束722以穿过图形化第一和第二结构704、 710 层形成的凹穴718为优选。因此，在进行上述切割工艺时，可不影响第一和 第二结构层704、 710，而减少应力产生的剥离、崩缺或脱层等问题。另外， 前述步骤以移除切割道的部分第一和第二结构层704、 710，使用较低的激光 束722能量即可分割堆叠结构720，可降低生产成本。
图8A 图8B以剖面图的方式，显示本发明另一个实施例，减少切割系 统级封装晶片所产生的剥离、崩缺或脱层的方法。本实施例的方法和图 7A 7C实施例的方法类似，其中类似的单元使用相同的标号。本实施例和前 述实施例的差异在于，本实施例在第二基底712接合第一基底702形成堆叠 结构800时，是采用第二基底712接触第一结构层704的方式。此外，在接 合过程中，第一切割线区域706也对准第二切割线区域714。请参照图8B， 以例如激光束802照射的方式，沿着第一和第二切割线区域706、 714分割 堆叠结构800。激光束802以穿过图形化第一和第二结构层704、 710形成的 第一和第二开口 708、 716。本实施例在进行切割工艺时，同样可不影响第一 和第二结构层704、 710，因而减少应力产生的剥离、崩缺或脱层等问题。
以上提供的实施例用以描述本发明不同的技术特征，但根据本发明的概 念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示 本发明工艺、装置、组成、制造和使用的特定方法，并不用以限定本发明， 任何本领域技术人员在不脱离本发明的精神和范围内，当可作一些改动与润 饰。因此，本发明的保护范围，当视后附的权利要求所界定的范围为准。
权利要求
1.一种元件的制造方法，包括提供基底，包括多个芯片，所述多个芯片间是以切割线区域分隔，其中该基底上至少形成一结构层；以黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成多个开口及暴露该基底；以及沿着该切割线区域，以穿过所述多个开口的方式，切割该基底。
2. 如权利要求1所述的元件的制造方法，其中以该黄光光刻和蚀刻工艺 移除该切割线区域中的部分结构层，形成所述多个开口的步骤包括形成光致抗蚀剂层于该基底上；以光刻工艺定义该光致抗蚀剂层，形成光致抗蚀剂图案；以及 以该光致抗蚀剂图案为掩模，蚀刻该结构层，形成所述多个开口。
3. 如权利要求1所述的元件的制造方法，其中所述至少一结构层包括介电层和导电层。
4. 如权利要求1所述的元件的制造方法，其中所述多个开口仅邻近所述 多个芯片的边角。
5. 如权利要求4所述的元件的制造方法，其中所述多个开口是十字形。
6. 如权利要求1所述的元件的制造方法，其中该基底于该切割线区域中 还包括多个测试键，且以该黄光光刻和蚀刻工艺移除该切割线区域中的部分 结构层，形成所述多个开口的步骤将所述多个测试键移除。
7. —种元件的制造方法，包括提供基底，包括多个芯片，所述多个芯片间是以切割线区域分隔，其中 该基底上至少形成一结构层；图形化所述结构层，形成多个十字形开口，其中所述多个十字形开口仅 相邻所述多个芯片的边角；以及沿着该切割线区域，以穿过所述多个十字形开口的方式，切割该基底。
8. 如权利要求7所述的元件的制造方法，其中所述多个开口暴露该基底。
9. 如权利要求7所述的元件的制造方法，其是采用光刻和蚀刻工艺图形 化所述结构层。
10. —种元件的制造方法，包括提供第一基底，包括多个第一芯片，所述多个芯片间是以第一切割线区 域分隔，其中该第一基底上至少形成第一结构层；图形化所述第一结构层，于该第一切割线区域中形成多个第一开口；提供第二基底，包括多个第二芯片，所述多个芯片间是以第二切割线区域分隔，其中该第二基底上至少形成第二结构层；图形化所述第二结构层，于该第二切割线区域中形成多个第二开口； 接合该第一基底和该第二基底，形成堆叠结构；以及 沿着该第一切割线区域和该第二切割线区域，以穿过所述多个第一开口和第二开口的方式，切割该堆叠结构。
11. 如权利要求IO所述的元件的制造方法，其中在接合该第一基底和该 第二基底时，该第一切割线区域对准该第二切割线区域。
12. 如权利要求IO所述的元件的制造方法，其中在接合该第一基底和该 第二基底时，所述第一结构层接触所述第二结构层。
13. 如权利要求IO所述的元件的制造方法，其中在接合该第一基底和该 第二基底时，该第二基底接触所述第一结构层。
全文摘要
本发明涉及一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口。沿着切割线区域切割基底。在另一个实施例中，提供第一基底，其中第一基底上至少形成第一结构层。图形化第一结构层，于第一切割线区域中形成多个第一开口。提供第二基底，其中第二基底上至少形成第二结构层。图形化第二结构层，于第二切割线区域中形成多个第二开口。接合第一基底和第二基底，形成堆叠结构。沿着第一切割线区域和第二切割线区域切割堆叠结构。本发明提出的半导体元件的制造方法可减少切割工艺产生的剥离、崩缺或脱层等问题，改善生产合格率。
文档编号H01L21/70GK101308813SQ20071019988
公开日2008年11月19日 申请日期2007年12月14日 优先权日2007年5月14日
发明者侯上勇, 卿恺明, 普翰屏, 楼百尧, 王宗鼎, 萧景文, 邱文智, 郭正铮, 鲁定中 申请人:台湾积体电路制造股份有限公司