多芯片堆栈封装方法

专利名称：多芯片堆栈封装方法
技术领域：
本发明是关于集成电路的封装结构，特别是有关于一种结合LOC (Lead on Chip)及COL (Chip on Lead)技术的多芯片堆栈的封装方法。
背景技术：
近年来，半导体的后段制备工艺都在进行三度空间(ThreeDimension; 3D)的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。 为了能达到此一目的，现阶段已发展出使用芯片堆栈(chip stacked)的方式 来达成三度空间(Three Dimension; 3D)的封装。
在公知技术中，例如美国专利第6,744,121，即揭露一种使用导线架来 形成多芯片堆栈的结构，如图la所示。很明显地，在图l的封装结构中， 为避免下层芯片的金属导线与上层堆栈芯片的背面接触，故将导线架作了 多次弯折，由弯折所形成的高度差来保护下层芯片的金属导线。然而，经 过多次弯折的导线架容易变形，造成后续芯片不易对准。另外，弯折的导 线架会使得封装结构松散，致使无法縮小封装体积。此外，由于导线架作 了多次弯折，因此每个芯片与导线架的黏着面积不足，容易在注膜过程中， 造成芯片脱离。
另外，在美国专利第6，838，754及美国专利第6,977,427，也揭露一种 使用导线架来形成多芯片堆栈的结构，如图lb及图lc所示，同样的，在 图lb及图lc的实施例中，均可能在上层芯片与下层芯片接合的过程中， 发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属导 线剥落等问题。此外，多个芯片堆栈在一封装体内时，使得此多芯片堆栈结构在操作 时，会产生热效应；若此热效应无法迅速地排至多芯片堆栈结构之外时， 会使芯片的可靠度降低。

发明内容
本发明的目的在提供一种多芯片堆栈封装方法。
本发明的另一主要目的在提供一种以导线架为基板的多芯片堆栈封 装方法，并利用金属间隔组件与导线架上的散热鳍片连接，使得多芯片堆 栈结构于操作时所产生的热效应能由导线架上的散热鳍片，将热效应排至 多芯片堆栈结构之外，以增加芯片的可靠度。
为实现上述目的，本发明提供的多芯片堆栈封装方法，包括 提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数 个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的 第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端以一间隔 相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央区 域，各配置一散热鳍片；
固接一第一芯片，将该第一芯片固接于该导线架的该下表面，并使该 第一芯片的主动面上接近中央区域所配置的复数个第一焊垫曝露于该些
第一内引脚群与该些第二内引脚群末端的该间隔之间；
形成复数条第一金属导线，将该第一芯片的该些第一焊垫电性连接至 该些第一内引脚群及该些第二内引脚群；
形成金属间隔组件，将至少一对金属间隔组件形成在该导线架的散热 鳍片上；
形成一高分子材料层，系充填于该第一内引脚群与该第二内弓I脚群之 末端的间隔区中，并覆盖该第一芯片中的该第一焊垫以及该复数条第一金 属导线；固接一第二芯片，该第二芯片具有一主动面及一相对该主动面之背 面，将该背面固接于该高分子材料层之上并与该金属间隔组件接触，且该 第二芯片之该主动面上接近中央区域配置有复数个第二焊垫；
形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二焊
垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及注入 一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、该
第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群，
且曝露出该复数个外引脚。
所述的封装方法，其中，包含于该些第一内引脚群与该些第二内引脚
群末端的间隔之间配置有至少一 总线。
所述的封装方法，其中，该散热鳍片的宽度大于该些内引脚。 所述封装方法，其中，该金属间隔组件的高度大于该些第一金属导线
的最大弧高。
本发明提供的多芯片堆栈封装方法，还包括
提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数 个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的 第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端以一间隔 相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央区
域，各配置一散热鳍片；
提供一第一芯片，其具有一主动面上接近中央区域所配置的复数个第 一焊垫曝露于该些第一内引脚群与该些第二内引脚群的该间隔之间；
形成一第一黏着层，用以固接该第一芯片，由该第一黏着层固接于该 导线架的该下表面；
固接一第一芯片，藉由该第一黏着层将该第一芯片固接于该导线架之 下表面，并使该第一芯片之一主动面上接近中央区域所配置之复数个第一 焊垫曝露于该些第一内引脚群与该些第二内引脚群末端之该间隔之间；
8形成复数条第一金属导线，由该些第一金属导线将该第一芯片的该些 第一焊垫电性连接至该些第一 内引脚群及该些第二内引脚群；
形成金属间隔组件，将至少一对金属间隔组件形成在该导线架的散热 鳍片上；
形成一第二黏着层，形成在该第一芯片的部份该主动面上并包覆该些 第一金属导线及该些第一内引脚群与该些第二内引脚群末端的该间隔；
固接一第二芯片，将该第二芯片的一背面藉由该第二黏着层固接于该 导线架的该上表面，且该第二芯片的一背面与该金属间隔组件接触，而该 第二芯片相对该背面的一主动面上接近中央区域配置有复数个第二焊垫；
形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二焊 垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及
注入一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、 该第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群， 且曝露出该复数个外引脚。
所述的封装方法，其中，包含于该些第一内引脚群与该些第二内引脚 群末端的间隔之间配置有至少一总线。
本发明提供的多芯片堆栈封装方法，还包括
提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数 个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的 第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端系以一间 隔相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央 区域，各配置一散热鳍片；
提供一第一芯片，其具有一主动面上接近中央区域所配置的复数个第
一焊垫曝露于该些第一内引脚群与该些第二内引脚群的该间隔之间；
固接该第一芯片，将该第一芯片固接于该导线架的该下表面，并使该 第一芯片的一主动面上接近中央区域所配置的复数个第一焊垫曝露于该些第一内引脚群与该些第二内引脚群末端的该间隔之间；
形成复数条第一金属导线，由该些第一金属导线将该第一芯片的该些
第一焊垫电性连接至该些第一内引脚群及该些第二内引脚群；
形成一对金属间隔组件，将至少该对金属间隔组件形成在该导线架的
散热鳍片上；
提供一第二芯片，其具有一主动面及一相对该主动面的一背面，且该 主动面上接近中央区域配置有复数个第二焊垫； 形成一黏着层于该第二芯片的部份该背面上；
固接该第二芯片，由该黏着层将该第二芯片固接于该导线架的该上表 面以及该黏着层覆盖位于该些第一内引脚群及该些第二内引脚群上的该 些第一金属导线，且该第二芯片的背面未形有该黏着层的部份与该金属间 隔组件接触；
形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二悍 垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及
注入一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、 该第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群， 且曝露出该复数个外引脚。
所述的封装方法，其中，包含于该些第一内引脚群与该些第二内引脚 群末端的间隔之间配置有至少一总线。
所述的封装方法，其中，该黏着层可选自于下列的族群胶带(tape)、 胶膜(die attached film)、高分子(polymer)及B-Stage树脂。
所述的封装方法，其中，该散热鳍片的宽度大于该些内引脚。
本发明提供的多芯片堆栈的封装方法，利用间隔组件以确保上、下层 芯片间的距离，以保护下层芯片上的金属导线。并利用金属间隔组件与导 线架上的散热鳍片连接，使得多芯片堆栈结构于操作时所产生的热效应能 藉由导线架上的散热鳍片，将热效应排至多芯片堆栈结构之外，以增加芯片的可靠度。


图la是一公知多芯片堆栈封装的剖视图lb是另一公知多芯片堆栈封装的剖视图lc是再一公知多芯片堆栈封装的剖视图2是根据本发明所揭露的技术中，多芯片堆栈的封装结构的俯视图； 图3是根据本发明所揭露的技术中，多芯片堆栈的封装结构的一具体
实施例的示意图4是根据本发明所揭露的技术中，多芯片堆栈的封装结构的另一具 体实施例的示意图5是根据本发明所揭露的技术中，具有总线的多芯片堆栈的封装结 构的具体实施例的示意图6是根据本发明所揭露的技术中，多芯片堆栈的封装结构的又一具 体实施例的示意图7是根据本发明所揭露的技术中，多芯片堆栈的封装结构的又一具 体实施例的示意图；及
图8是根据本发明所揭露的技术中，具有总线的多芯片堆栈的封装结 构的另一具体实施例的示意图。
附图中主要组件符号说明
IO第一芯片
102第一焊垫
20第二芯片
202第二焊垫
30金属间隔组件
40黏着层50第一金属导线
60第二金属导线 70高分子材料 80封装体 90黏着层 100导线架 110总线(bus bar) 120引脚
1201、 1203复数个内引脚
1202、 1204复数个外引脚 130散热鳍片
200多芯片堆栈的封装结构
具体实施例方式
为使对本发明的目的、构造、特征、及其功能有进一步的了解，配合 实施例详细说明如下。
本发明在此所探讨的方向为一种使用芯片堆栈的方式，来将复数个尺 寸相近似的芯片堆栈成一种三度空间的封装结构。为了能彻底地了解本发 明，将在下列的描述中提出详尽的封装步骤及其封装结构。显然地，本发 明的施行并未限定芯片堆栈的方式的技艺者所熟习的特殊细节。另一方 面，众所周知的芯片形成方式以及芯片薄化等后段制备工艺的详细步骤并 未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的 较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还 可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以申请 的权利要求范围为准。
在现代的半导体封装制备工艺中，均是将一个已经完成前段制备工艺(Front End Process)的晶圆(wafer)先进行薄化处理(Thinning Process),将芯 片的厚度研磨至2 20 mil之间；然后，再选择性地涂布(coating)或网印 (printing)—层高分子(polymer)材料于芯片的背面，此高分子材料可以是一 种树脂(resin)，特别是一种B-Stage树脂。再经由一个烘烤或是照光制备工 艺，使得高分子材料呈现一种具有黏稠度的半固化胶；再接着，将一个可 以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶圆的切 割(sawing process),使晶圆成为一颗颗的芯片(die);最后，就可将一颗颗 的芯片与基板连接并且将芯片形成堆桟芯片结构。
本发明主要提供一种形成多芯片堆栈的封装方法，包括提供一导线 架，具有一上表面及一下表面，此导线架是由复数个内引脚与复数个外引 脚所构成，而内引脚包括有复数个平行的第一内引脚群与平行的第二内引 脚群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，其 中于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片； 固接一第一芯片，将第一芯片固接于导线架的下表面，其具有一主动面且 于主动面上接近中央区域配置有复数个第一焊垫；形成复数条第一金属导 线，用以电性连接第一芯片上的第一焊垫及第一内引脚群及第二内引脚 群；固接一第二芯片，将第二芯片固接于导线架的上表面，其具有一主动 面且于主动面上接近中央区域配置有复数个第二焊垫；形成一对金属间隔 组件，将一对金属间隔组件形成在导线架的散热鳍片之上并与第二芯片的 相对主动面的一背面接触；形成复数条第二金属导线，用以电性连接第一 内引脚群及第二内引脚群至第二芯片的第二焊垫；及注入一模流以形成一 封装体，以包覆第一芯片、第一金属导线、第二芯片、第二金属导线、第 一内引脚群及第二内引脚群，且曝露出复数个外引脚。
本发明接着提供一种形成多芯片堆栈的封装结构的方法，包括提供 一导线架，具有一上表面及一下表面，由复数个内引脚与复数个外引脚所 构成，其内引脚包括有复数个平行的第一内引脚群与平行的第二内引脚
13群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，并于 第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；固接 一第一芯片，将第一芯片固接于导线架的下表面，第一芯片具有一主动面 且干主动面上接近中央区域配置有复数个第一焊垫；形成复数条第一金属 导线，用以将第一芯片上的第一焊垫电性连接至第一内引脚群及第二内引 脚群；形成一对金属间隔组件在导线架的散热鳍片之上；提供一第二芯片， 其具有一主动面且于主动面上接近中央区域配置有复数个第二焊垫，并于 相对主动面的背面上配置一黏着层；固接第二芯片是由黏着层固接于导线 架的上表面，其中黏着层覆盖复数条第一金属导线及一对金属间隔组件， 并且第二芯片的背面与对金属间隔组件接触；形成复数条第二金属导线， 用以将第一内引脚群及第二内引脚群电性连接至上表面与第二芯片的该 主动面上的该些第二焊垫；及注入一模流以形成一封装体，以包覆第一芯 片、第一金属导线、第二芯片、第二金属导线、第一内引脚群及第二内引 脚群，且曝露出复数个外引脚。
请先参阅图2，表示本发明所揭露的一种导线架结构的俯视图。如图 2所示，参考标号100为导线架结构；参考标号U0为总线(busbar);参考 标号120为导线架的引脚；以及参考标号130为导线架中的一种散热鳍片。 在以下的实施例及其搭配的

是根据图2所显示的A、 B线段的剖 面示意图来说明。
首先，如图2所示，导线架100具有一上表面及一下表面，而导线架 100的引脚120是由复数个内引脚及复数个外引脚所构成，并以线段10 作为内引脚与复数个外引脚的分界，其中复数个内引脚是由复数个平行的 第一内引脚群1201与复数个平行的第二内引脚群1203所组成，且复数个 第一内引脚群1201与复数个第二内引脚群1203的末端以一间隔相对排 列。同时，在导线架100的引脚120中的第一内引脚群1201与第二内引 脚群1203的接近中央区域，各配置一个散热鳍片130。此散热鳍片130的宽度可以比内引脚宽，并且也可以在靠近外引脚的一侧呈扇形面。此外，
本发明的导线架100可以选择性地在复数个第一内引脚群1201与复数个 第二内引脚群1203的外围各再配置一条总线110，此总线110其可作为包 括电源接点、接地接点或讯号接点的电性连接。
接着，请参考图3，表示本发明的多芯片堆栈封装结构在导线架100 的AA线段上的剖面示意图。多芯片堆栈的封装结构200在导线架100的 AA线段上的组件包括导线架100的引脚120、第一芯片(或称为下层芯 片)IO、第二芯片(或称为上层芯片)20、复数条第一金属导线50及复数条 第二金属导线60所构成。
请参考图3，首先，提供第一芯片IO，其主动面上接近中央区域配置 有复数个第一焊垫102;同时，在第一芯片10的部份主动面上形成一黏着 层40，此黏着层40可以是胶带(tape)或者是胶膜(die attached film)，本发 明并未加以限制，因此，只要是具有连接且黏着功能的黏着材料，均为本 发明的实施态样。同时，此黏着层40也可以先形成于导线架100的下表 面，本发明也未加以限制。接着，将第一芯片10贴附至导线架100的下 表面，以形成一 Lead on Chip (LOC)的结构，其中第一芯片10中的复数 个第一焊垫102曝露于第一内引脚群1201与第二内引脚群1203的末端间 隔之间。再接着，进行一打线制备工艺，以复数条第一金属导线50来将 第一焊垫102电性连接至第一内引脚群1201及第二内引脚群1203之上。 在进行打线制备工艺的过程中，打线机(未显示于图中)会在导线架100 中的散热鳍片130上形成金属间隔组件30，此金属间隔组件30的高度要 大于第一金属导线50的最大弧高；而此金属间隔组件30可由复数个锡球 或金属凸块堆栈而形成。
接着，在接近第一内引脚群1201与第二内引脚群1203的末端间隔区 的附近，涂布一种具有黏着性的高分子材料70，使高分子材料70覆盖第 一芯片10中的第一焊垫102以及复数条第一金属导线50。然后，提供一个第二芯片20，并将第二芯片20的背面贴附至高分子材料70之上，以便 将第二芯片20固定于导线架100的上表面上，以形成一 Chip on Lead (COL)的结构，其中高分子材料70可以是一种树脂(resin)，特别是一种 B-Stage树脂。
此时，在导线架100中的散热鳍片130的上表面之上已经有金属间隔 组件30存在，如图4所示(图4是本发明的多芯片堆栈封装结构在导线 架100的BB线段上的剖面示意图)。因此，当第二芯片20的背面贴附至 高分子材料70上时，第二芯片20的背面会与金属间隔组件30接触，同 时，因为金属间隔组件30的高度大于第一金属导线50的最大弧高，因此， 当第二芯片20的背面与金属间隔组件30后，即被金属间隔组件30支撑 住，使得第一芯片10中的复数条第一金属导线50不会与第二芯片20的 背面接触到。
在上述将第二芯片20固接于导线架100的上表面后，即可以选择性 地进行一烘烤制备工艺，以便能进一步固化高分子材料70。
再接着，在进行第二次的打线制备工艺，是将复数条第二金属导线60 以逆打线制备工艺，来将第二芯片20上的复数个第二焊垫202电性连接 至第一内引脚群1201及第二内引脚群1203上。再接着，以一个注模制备 工艺(molding)所形成的封胶体80将第一芯片10、第二芯片20以及导 线架100的内引脚群1201 (1203)包覆，而将导线架100的外引脚群1202 (1204)曝露于封胶体80外。最后，使用一切割或冲压(stamp)制备工 艺，来将导线架100的外引脚群1202 (1204)弯折成型，如图3所示。另 外，要强调的是，本发明的导线架100中的散热鳍片130其弯折的方式可 以与外引脚群1202 (1204)相同，也可以向封胶体80的两侧弯折成型， 如图4中的虚线所示。当散热鳍片130以上述两种弯折成型后，其背面与 外引脚群1202 (1204)在同一水平面上；因此，当本发明的封装结构200 与电路板(未显示于图中)电性连接后，散热鳍片130以上述两种方式向下弯折成型的背面也可以与电路板接触，故可由电路板适当的配线，将封
装结构200中的热效应由金属间隔组件30传递至散热鳍片130上，再由 较宽的散热鳍片130将热传递至电路板上，故可以有效地将热效应排至封 装结构200外。当然，很显而易知的，散热鳍片130也可以选择向上弯折 (未显示于图中)，以悬空的方式来散热，此也为本发明的一实施方式。
此外，如图5所示，其为本发明的多芯片堆栈封装结构的另一实施例 在导线架100的BB线段上的剖面示意图。很明显地，图5与图3的差异 处在于图5的导线架100中增加了总线110的结构，此总线110其可作 为包括电源接点、接地接点或讯号接点的电性连接。由于，形成图5的封 装结构的过程与图3相同，故不再赘述。
接着，请参考图6至图7，是本发明的多芯片堆栈封装结构的再一实 施例的剖视图。首先，请参考图6，本实施例中的导线架IOO结构与前述 的图2所示完全相同，故不再重复说明。
首先，如图6所示，提供第一芯片IO，其主动面上接近中央区域配置 有复数个第一焊垫102;同时，在第一芯片10的部份主动面上形成一黏着 层40，此黏着层40可以是胶带(tape)或者是胶膜(die attached film)，同时， 此黏着层40也可以先形成于导线架100的下表面，本发明也未加以限制。 接着，将第一芯片10贴附至导线架100的下表面，以形成一 Lead on Chip (LOC)的结构，其中第一芯片10中的复数个第一焊垫102曝露于第一 内引脚群1201与第二内引脚群1203的末端间隔之间。再接着，进行一打 线制备工艺，以复数条第一金属导线50来将第一焊垫102电性连接至第 一内引脚群1201及第二内引脚群1203上。在进行打线制备工艺的过程中， 打线机(未显示于图中)会在导线架100中的散热鳍片130上形成金属间 隔组件30，此金属间隔组件30的高度要大于第一金属导线50的最大弧高; 而此金属间隔组件30可由复数个锡球或金属凸块堆栈而形成。
接着，在接近第一内引脚群1201与第二内引脚群1203的末端间隔区的附近，涂布一种具有黏着性的高分子材料70，使高分子材料70覆盖第
一芯片10中的第一焊垫102以及复数条第一金属导线50。
再接着，提供一第二芯片20，并于第二芯片20的背面形成黏着层90， 此黏着层90可以是整个贴附在第二芯片20的下表面，其也可以选择将黏 着层90分别贴附在第二芯片20的两侧边附近；此外，黏着层90可以是 一种高分子(polymer)材料，而此高分子材料则可以是一种树脂(resin)，特 别是一种B-Stage树脂；另外，黏着层90也可以是一种胶膜。然后，藉由 黏着层90将第二芯片20固接于导线架100的内引脚群1021 (1203)的上 表面。此时，第二芯片20背面的黏着层90会将第一金属导线50所覆盖。 由于，在前述打线过程中，己在导线架100中的散热鳍片130的上表 面之上形成金属间隔组件30，如图4所示(图7是本发明的多芯片堆栈封 装结构在导线架100的BB线段上的剖面示意图)。因此，当第二芯片20 的背面贴附至高分子材料70之上时，第二芯片20的背面会与金属间隔组 件30接触，同时，因为金属间隔组件30的高度大于第一金属导线50的 最大弧高，因此，当第二芯片20的背面与金属间隔组件30后，即被金属 间隔组件30支撑住，使得第一芯片10中的复数条第一金属导线50不会 与第二芯片20的背面接触到。
再接着，在进行第二次的打线制备工艺，是将复数条第二金属导线60 以逆打线制备工艺，来将第二芯片20上的复数个第二焊垫202电性连接 至第一内引脚群1201及第二内引脚群1203上。再接着，以一个注模制备 工艺(molding)所形成的封胶体80将第一芯片10、第二芯片20以及导 线架100的内引脚群1201 (1203)包覆，而将导线架100的外引脚群1202 (1204)曝露于封胶体80之外。最后，使用一切割或冲压(stamp)制备 工艺，来将导线架100的外引脚群1202 (1204)弯折成型，如图6所示。 另外，要强调的是，本发明的导线架100中的散热鳍片130其弯折的方式 可以与外引脚群202 (1204)相同，也可以向封胶体80的两侧弯折成型，
18如图7中的虚线所示。当散热鳍片130以上述两种弯折成型后，其背面与
外引脚群1202 (1204)在同一水平面上；因此，当本发明的封装结构200 与电路板(未显示于图中)电性连接后，散热鳍片130以上述两种方式向 下弯折成型的背面也可以与电路板接触，故可由电路板适当的配线，将封 装结构200中的热效应由金属间隔组件30传递至散热鳍片130上，再由 较宽的散热鳍片130将热传递至电路板上，故可以有效地将热效应排至封 装结构200之外。当然，很显而易知的，散热鳍片130也可以选择向上弯 折(未显示于图中)，以悬空的方式来散热，此也为本发明的一实施方式。
此外，如图8所示，其为本发明的多芯片堆栈封装结构的另一实施例 在导线架100的BB线段上的剖面示意图。很明显地，图8与图6的差异 处在于图8的导线架100中增加了总线110的结构，此总线110其可作 为包括电源接点、接地接点或讯号接点的电性连接。由于，形成图6的封 装结构的过程与图3相同，故不再赘述。
根据以上所述，本发明所揭露的多芯片堆栈的封装结构解决了在公知 技术中将导线架作多次的弯折所产生的变形，在本发明的具体实施例中， 其导线架可以不需要多次弯折即可进行多芯片的堆栈封装，另外，由芯片 与导线架之间的连接组件做为连接组件可以縮小多芯片堆栈的封装尺寸， 可以避免金属导线接触所造成的短路或是金属导线剥落的问题。
虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发 明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动 与润饰，因此本发明的权利要求范围须视本发明申请的权利要求范围所界 定的内容为准。
权利要求
1、一种多芯片堆栈封装方法，包括提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端以一间隔相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央区域，各配置一散热鳍片；固接一第一芯片，将该第一芯片固接于该导线架的该下表面，并使该第一芯片的主动面上接近中央区域所配置的复数个第一焊垫曝露于该些第一内引脚群与该些第二内引脚群末端的该间隔之间；形成复数条第一金属导线，将该第一芯片的该些第一焊垫电性连接至该些第一内引脚群及该些第二内引脚群；形成金属间隔组件，将至少一对金属间隔组件形成在该导线架的散热鳍片上；形成一高分子材料层，充填于该第一内引脚群与该第二内引脚群末端的间隔区中，并覆盖该第一芯片中的该第一焊垫以及该复数条第一金属导线；固接一第二芯片，该第二芯片具有一主动面及一相对该主动面的背面，将该背面固接于该高分子材料层之上并与该金属间隔组件接触，且该第二芯片的该主动面上接近中央区域配置有复数个第二焊垫；形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二焊垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及注入一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、该第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群，且曝露出该复数个外引脚。
2、 如权利要求1所述的封装方法，其中，包含于该些第一内引脚群 与该些第二内引脚群末端的间隔之间配置有至少一总线。
3、 如权利要求1所述的封装方法，其中，该散热鳍片的宽度大于该 些内引脚。
4、 如权利要求1所述封装方法，其中，该金属间隔组件的高度大于该些第一金属导线的最大弧高。
5、 一种多芯片堆栈封装方法，包括提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数 个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的 第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端以一间隔 相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央区域，各配置一散热鳍片；形成一第一黏着层，该第一黏着层固接于该导线架的该下表面； 固接一第一芯片，由该第一黏着层将该第一芯片固接于该导线架的下表面，并使该第一芯片的一主动面上接近中央区域所配置的复数个第一焊垫曝露于该些第一内引脚群与该些第二内引脚群末端的该间隔之间；形成复数条第一金属导线，由该些第一金属导线将该第一芯片的该些第一焊垫电性连接至该些第一 内弓I脚群及该些第二内引脚群；形成金属间隔组件，将至少一对金属间隔组件形成在该导线架的散热 鳍片上；形成一第二黏着层，形成在该第一芯片的部份该主动面上并包覆该些 第一金属导线及该些第一内引脚群与该些第二内引脚群末端的该间隔；固接一第二芯片，将该第二芯片的一背面藉由该第二黏着层固接于该 导线架的该上表面，且该第二芯片的一背面与该金属间隔组件接触，而该 第二芯片相对该背面的一主动面上接近中央区域配置有复数个第二焊垫；形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二焊垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及注入一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、 该第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群， 且曝露出该复数个外引脚。
6、 如权利要求5所述的封装方法，其中，包含于该些第一内引脚群 与该些第二内引脚群末端的间隔之间配置有至少一总线。
7、 一种多芯片堆栈的封装方法，包括提供一导线架，其具有一上表面及一下表面，由复数个内引脚与复数个外引脚所构成，该些内引脚包括有复数个平行的第一内引脚群与平行的第二内引脚群，且该些第一内引脚群与该些第二内引脚群的末端系以一间隔相对排列的，其中于该些第一内引脚群与该些第二内引脚群的接近中央区域，各配置一散热鳍片；提供一第一芯片，其具有一主动面上接近中央区域所配置的复数个第 一焊垫曝露于该些第一内引脚群与该些第二内引脚群的该间隔之间；固接该第一芯片，将该第一芯片固接于该导线架的该下表面，并使该 第一芯片的一主动面上接近中央区域所配置的复数个第一焊垫曝露于该 些第一内引脚群与该些第二内引脚群末端的该间隔之间；形成复数条第一金属导线，由该些第一金属导线将该第一芯片的该些 第一焊垫电性连接至该些第一 内弓I脚群及该些第二内引脚群；形成一对金属间隔组件，将至少该对金属间隔组件形成在该导线架的散热鳍片上；提供一第二芯片，其具有一主动面及一相对该主动面的一背面，且该主动面上接近中央区域配置有复数个第二焊垫； 形成一黏着层于该第二芯片的部份该背面上；固接该第二芯片，由该黏着层将该第二芯片固接于该导线架的该上表 面以及该黏着层覆盖位于该些第一内引脚群及该些第二内引脚群上的该些第一金属导线，且该第二芯片的背面未形有该黏着层的部份与该金属间隔组件接触；形成复数条第二金属导线，将该第二芯片的该主动面上的该些第二焊 垫电性连接至该些第一内引脚群及该些第二内引脚群的该上表面；及注入一模流以形成一封装体，以包覆该第一芯片、该些第一金属导线、 该第二芯片、该些第二金属导线、该些第一内引脚群及该些第二内引脚群， 且曝露出该复数个外引脚。
8、 如权利要求7所述的封装方法，其中，包含于该些第一内引脚群 与该些第二内引脚群末端的间隔之间配置有至少一总线。
9、 如权利要求7所述的封装方法，其中，该黏着层可选自于下列族 群胶带、胶膜、高分子及B-Stage树脂。
10、 如权利要求7所述的封装方法，其中，该散热鳍片的宽度大于该 些内引脚。
全文摘要
一种多芯片堆栈封装方法，包括一导线架，此导线架由复数个内引脚与复数个外引脚所构成，内引脚包括有复数个平行的第一内引脚群与平行的第二内引脚群，于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；固接一第一芯片在导线架下表面，具有主动面且配置有复数个第一焊垫；形成复数条第一金属导线以电性连接第一芯片上的第一焊垫及第一内引脚群及第二内引脚群；固接一第二芯片在导线架上表面，具有一主动面且配置有复数个第二焊垫。
文档编号H01L25/00GK101431033SQ20071018505
公开日2009年5月13日 申请日期2007年11月6日 优先权日2007年11月6日
发明者沈更新, 陈煜仁 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司