半导体器件的利记博彩app

专利名称：半导体器件的利记博彩app
技术领域：
本发明涉及一种半导体器件，其中混合安装了 DRAM、 SRAM和逻辑 电路。
背景技术：
在SRAM的传统功能配线中，使用三个配线层(例如，参见日本未 审专利公开No. 2005-56993 (Harada))。如图7所示，在Harada中公开 的半导体器件包括具有所需功能的产品集成电路，以及用于工艺故障分 析的第一 SRAM电路112和第二 SRAM电路113。第一 SRAM电路112包括 C-M0S结构的SRAM单元，并且利用由第一配线层Ml至第三配线层M3、 通孔(通孔1和通孔2)、以及接触部C0 (全部这些均形成于SRAM单元 上)形成的配线，实现了SRAM功能。注意将与SRAM功能没有直接关 系的其他配线设置在第一 SRAM电路112的第四配线层M4至第六配线层 M6中。将SRAM单元的晶体管之间的配线连接(交叉耦合连接)形成于 第一配线层M1中。将字线形成于第二配线层M2中。将位线形成于第三 配线层M3中。
第二 SRAM电路113也包括如第一 SRAM电路112包括的C-MOS结构 的SRAM单元。并且第二 SRAM电路113利用由第四配线层M4至第六配线 层M6以及通孔(通孔3至通孔5)(全部这些均形成于SRAM单元上)形 成的配线，实现了SRAM功能。垂直通孔和点状配线形成于第二SRAM电 路113的第一配线层Ml至第三配线层M3、通孔(通孔1，通孔2)和接 触部CO中。垂直通孔和点状配线使第一 SRAM电路112中由第一配线层 M1至第三配线层M3、通孔(通孔l、通孔2)和接触部CO构成的、具有 SRAM功能的配线被设置在第四配线层M4至第六配线层M6以及通孔(通 孔3至通孔5)中。例如在第二 SRAM电路113中，将SRAM单元的晶体
管之间的配线连接(交叉耦合连接)形成于第四配线层M4中，将字线形 成于第五配线层M5中，并将位线形成于第六配线层M6中。
在半导体110的故障分析中，将应用于存储器产品的故障分析的位 图分析应用于第一SRAM电路112和第二SRAM电路113。通常，SRAM电 路具有三个配线层。因此，可以通过向SRAM电路应用位图分析，来识别 形成SRAM功能的三个配线层中哪一个配线层具有故障。
如上所述，SRAM电路典型地具有三个配线层。因此，在混合安装 DRAM的逻辑工艺中，在DRAM区域中，在一般逻辑工艺中用于形成接触 部的过程和用于形成第一配线层(Ml)的过程之间添加用于形成位线和 电容的过程。并且在除了 DRAM区域之外的区域中，建立在逻辑接触部上 安装了电容接触部和堆叠接触部的三层结构，以连接到第一配线层Ml (例如，参见S.Arai等人的A 0.13um Full Metal Embedded DRAM Technology Targeting on 1. 2 V， 450 MHz Operation, IEEE， 2001)。 按照电容器的结构将DRAM分类为两种类型堆叠型和沟槽型(例如，参 见H. Yoshimura等人的A CMOS Technology Platform for 0.13 um Generation S0C (System on a Chip) IEEE， 2000 Symposium on VLSI Technology Digest Papers p. 144-145)。
注意这里解释堆叠型DRAM。
图8至图11示出了混合安装了 DRAM的现有半导体器件。图8是示 意性剖面图，而图9是SRAM区域的平面图。图10A是示出了图9所示的 X11至X14的剖面图，而图10B是等效电路图。图11A是第一配线层和 第一配线层下一层的平面图，而图IIB是第一配线层上一层的平面图。
半导体衬底包括DRAM区域All、逻辑区域A12和SRAM区域A13。 例如，逻辑区域A12是形成存储器之外的读出放大器的区域。此外，使 用衬底和在衬底上形成的第一至第四层间绝缘层210、 220、 230和240 形成晶体管和电容元件，并且在上层上形成三个配线层Ml至M3。如图 10A所示，在第一层间绝缘层210下形成作为源极和漏极的扩散层214 以及隔离场氧化物213。在扩散层214等上形成栅电极212。如图8所示， 将连接扩散层214和第一配线层M1的接触部211、 223、 235(参见图10A 中的接触部Cll)形成为穿透第一至第四层间绝缘层210、 220、 230和 240。
在DRAM区域All中，将第三层间绝缘层230和第四层间绝缘层240 配置用于形成由下电极232、电介质膜233和上电极234组成的电容元 件231。另一方面，在SRAM区域中，将堆叠接触部235配置为穿透第三 层间绝缘层230和第四层间绝缘层240。将清楚看到，在SRAM区域A13
中，与每一个扩散层或栅极相连的接触部具有三层结构。
如图IOA和图IOB所示，第一配线层M1包括配线251 (Ml)和连接 配线(中继焊盘)252。配线251。配线251 (Ml)连接晶体管D1和L1， 并且形成于第一配线层Ml中。连接配线(中继焊盘)252连接接触部Cll 和通孔V1，并且形成于第一配线层M1中。通过通孔V1，在第一配线层 Ml上，形成第二配线层M2。如图IOA和图IOB所示，第二配线层M2具 有字线WL (M2)以及连接通孔V1和V2的中继焊盘261 (M2)。此外，通 过通孔V2，在第二配线层M2上，形成第三配线层M3。第三配线层M3 包括位线BL (M3)和电源线VDD (M3)。
如图12和图13所示，可以依赖于配线层M1至M3的布局，线性地 形成第二配线层的字线WL。
然而，在现有SRAM中，使用第一配线层M1形成交叉耦合连接，并 且扩散层和用于连接节点的第一配线层Ml通过嵌入到三层结构中的接 触部(Cll)而连接。于是，将诸如字线之类的配线层设置在第一配线层 Ml上。因此，需要从第一至第三配线层Ml至M3的全部配线层以形成SRAM 单元。此外，因为需要第三配线层M3以形成SRAM单元，不可以将用于 宏间(inter-macro)连接的配线M3设置在SRAM单元区域中。因为当在 第三配线层M3中执行宏间连接时需要通过绕过SRAM单元区域来执行配 线，因此存在可能发生配线延迟以及可能增加芯片尺寸的问题。

发明内容
根据本发明，提出了一种半导体器件，包括在衬底上形成的DRAM 单元，所述DRAM单元具有与位线和电容器连接的晶体管，所述电容器具 有下电极、电介质膜和上电极；以及在衬底上形成的SRAM单元，所述 SRAM单元具有交叉耦合连接，其中所述交叉耦合连接包括在所述电介质 膜和连接位线的插栓层之间形成的层。
根据本发明，提出了另一种半导体器件，其中混合安装DRAM和 SRAM，所述半导体器件包括在DRAM区域中形成的晶体管；与晶体管相 连的电容接触部和位线；与电容接触部相连的电容元件；在SRAM区域中 形成的连接在电源和地电源之间的第一负载晶体管和第一驱动晶体管； 在SRAM区域中形成的连接在电源和地电源之间的第二负载晶体管和第 二驱动晶体管；第一交叉耦合连接，在第一负载晶体管和第一驱动晶体 管的扩散层之间进行连接，在与电容接触部、位线和电容元件之一相同 的层中形成；以及第二交叉耦合连接，在第二负载晶体管和第二驱动晶 体管的扩散层之间进行连接，在与电容接触部、位线和电容元件之一相 同的层中形成。
根据本发明，提出了另一种半导体器件，包括具有第一区域、第 二区域和第三区域的衬底；形成于第一区域上的DRAM;形成于第二区域 上的SRAM;以及形成于第三区域上的逻辑，其中所述DRAM和所述逻辑 具有包括最下的金属层的第一配线层、在第一配线层上形成的第一绝 缘层、在第一绝缘层上形成的第二配线层、在第二配线层上形成的第二 绝缘层、以及在第二绝缘层上形成的第三配线层，其中所述第三配线层 形成为跨越第二区域，并且所述第三配线层比SRAM的最上层更靠上。
在本发明中，将SRAM的交叉耦合连接形成于DRAM的位线层中或电 容元件的下电极层中。因此，不需要在电容元件之上形成的配线层中形 成交叉耦合连接。根据本发明，可以提供一种半导体器件，其中可以减 小SRAM单元所需的配线层的数目。


根据以下结合附图对特定优选实施例的描述，本发明的以上和其他
目的、优点和特征将更加显而易见，其中
图1是示意性地示出了根据本发明实施例的半导体器件的剖面图； 图2是示出了根据本发明卖施例的半导体器件的SRAM区域布局的
平面图3A是示出了图2中的XI至X4的剖面图； 图3B是SRAM的等效电路图4A是示出了图2所示配线层下层的布局图； 图4B是示出了图2所示配线层的布局图5是示意性地示出了根据本发明实施例的另一半导体器件的剖面
图6A是示出了根据本发明实施例的半导体器件的效果图6B是示出了现有技术的半导体器件的图7是示出了在Harada公开的半导体器件的图8是示出了混合安装DRAM的传统半导体器件的示意性剖面图9是示出了混合安装DRAM的传统半导体器件中的SRAM区域的平
面图10A是示出了图9所示Xll至X14的剖面图； 图10B是等效电路图11A是示出了传统SRAM区域以及图9所示第一配线层和第一配 线层下层的平面图的图11B是示出了传统SRAM区域以及图9所示第一配线层上层的平 面图的图12是示出了另一传统SMM区域的平面图13A是示出了另一传统SRAM区域以及图11所示第一配线层和第 一配线层下层的平面图的图；以及
图13B是示出了另一传统SRAM区域以及图11所示第一配线层上层 的平面图的图。
具体实施例方式
现在参考示意性实施例描述本发明。本领域的技术人员应该认识
到可以使用本发明的教义来实现许多替换的实施例，并且本发明不局 限于用于示范性目的所示实施例。
下面将参考附图详细描述本发明可应用的具体实施例。该实施例是
本发明应用于混合安装DRAM和SRAM的半导体器件的实施例。
图1是示意性地示出了根据本实施例的半导体器件的剖面图。如图 1所示，根据本实施例的半导体器件1包括DRAM区域AOl、逻辑区域A02
以及SRAM区域A03。在DRAM区域A01中形成存储晶体管和电容元件， 并且在SRAM区域A03中形成存储晶体管。将逻辑区域A02设置在DRAM 区域A01和SRAM区域A03之间。在逻辑区域A02中形成存储器之外的诸 如读出放大器之类的逻辑电路。
按照电容器的结构将DRAM分类为两种类型堆叠型和沟槽型。根 据本实施例的DRAM是堆叠型，并且具有COB (位线上的电容器)结构， 在所述COB结构中将电容器形成于位线之上。更具体地，根据本实施例 的DRAM具有与在第一层间绝缘层10中形成的接触部11相连的位线22 以及与在第二层间绝缘层20中形成的电容接触部23相连的电容元件 31。电容元件31具有下电极32、电介质膜33和上电极34，并且形成于 第三层间绝缘层30中。电容元件31通过堆叠接触部41与第一配线层 Ml相连。
在逻辑区域A02和SRAM区域A03中，在第一层间绝缘层10中形成 栅电极12等，或者在第一层间绝缘层10下层中形成扩散层。并且栅电 极或扩散层和第一配线层Ml通过接触部CI连接。接触部CI具有三层结 构，包括在第一层间绝缘层10中形成的接触部11、在第二层间绝缘层 中形成的接触部23、以及在第三和第四层间绝缘层中形成的接触部35。
注意在该实施例中，在第二层间绝缘层中形成在接触部Cll之间 进行连接的SRAM的交叉耦合连接(LIC:局部间连接)24。如图7和图 8所示，在现有半导体器件中，在第一配线层Ml中形成交叉耦合连接24。
在本实施例中，交叉耦合连接24与DRAM的电容接触部23形成在 相同的层中。因此，可以将传统地形成于第二配线层M2中的字线WL形 成于第一配线层Ml中。还可以将在现有技术中在第三配线层中形成的位 线、地线和电源线通过通孔V1形成于第二配线层M2中。注意交叉耦 合连接24的电阻可以比诸如在电容元件31上层中形成的字线之类的第 一配线层M1以及诸如位线、电源线和地线之类的第二配线层M2的电阻 高。
于是，通过通孔V2在第二配线层M2上形成的配线层M3与现有技 术不同，并且可以自由地使用配线层M3。更具体地，在现有技术中，需 要一个配线层在SRAM节点之间进行连接。另一方面，在本实施例中，通
过在第一配线层Ml下层中形成交叉耦合连接，可以自由地使用配线层 M3。
如上所述，在根据本实施例的半导体器件中的SRAM中，交叉耦合 连接24在与COB结构的DRAM的电容元件31相连的电容接触部23相同 的层中形成。因为不需要在电容元件31上面的配线层中形成节点间配 线，该结构使得可以自由地使用配线层M3。
图2是示出了SRAM布局的平面图。图3A是示出了图2中的X1至 X4的剖面图，以及图3B是SRAM的等效电路图。图4A是示出了配线层 下层的布局图，并且示出了扩散层、栅极、接触部、电容接触部和堆叠 接触部。图4B是示出了配线层的布局图，并且示出了第一配线层M1、 第二配线层M2以及在其间连接的通孔V1。
如图3B所示，典型地，SRAM由六个晶体管组成。更具体地，SRAM 包括连接在电源VDD和地GND之间的负载晶体管Ll和驱动晶体管Dl以 及负载晶体管L2和驱动晶体管D2。这些部件的每一个构成了 CMOS反相 器，并且具有反相器输入(为晶体管L2和D2)、反相器输出(为晶体管 L1和D1)、以及与位线BL (M3)相连的转移晶体管(存取晶体管)Al。 这些部件的每一个还具有反相器输入(为晶体管Ll和Dl)、反相器输出 (为晶体管L2和D2)、以及与位线BL (M3)相连的转移晶体管(存取晶 体管)A2。晶体管Al和A2的栅极与字线WL相连，并且一对BL (M2) 通过晶体管Al和A2执行诸如读出/写入数据之类的数据转移。
如上所述，在本实施例中，在与电容元件31相连的电容接触部23 相同的层中形成在晶体管Ll和Dl的扩散层之间进行连接的交叉耦合连 接(LIC)以及在晶体管L2和D2的扩散层之间进行连接的交叉耦合连接。 因此，不需要现有技术中在电容层31上层中所需要的配线层。因此，例 如不需要迂回配线以在SRAM之间连接，使得可以改善布局的自由度。例 如，因此可以将第三配线层用于宏间连接。此外，可以减小芯片面积并 且减小制造工艺的数目。
更具体地，如图3A所示，连接与晶体管A1和D1的共同扩散层13 相连的接触部11和与晶体管Ll的扩散层13相连的接触部11的交叉耦 合连接24形成于第二层间绝缘层20中(参见图4A)。此外，通过与晶
体管A1的扩散层相连的接触部11、与交叉耦合连接24处于相同层中的 接触部(电容接触部)23、以及与第一配线层M1相连的堆叠接触部35， 形成与第一配线层M1的中继焊盘51 (Ml)相连的三层接触部C1。接触 部C1通过配线51 (Ml)和通孔V1与位线BL (M2)相连。因为可以将交 叉耦合连接24形成于电容接触部层中(参见图4B)，可以将字线WL形 成于第一配线层Ml中。
当将SRAM安装到混合安装DRAM的逻辑工艺产品中时，向一般逻辑 工艺中添加配线或接触部过程，以产生混合安装DRAM的产品。如上所述， 本发明使用该配线或接触部层以形成SRAM单元的交叉耦合连接从而来 制造SRAM。
在典型的SRAM中，将第一配线层Ml用于在节点之间连接，并且形 成到上部配线的中继焊盘，将通孔VI用于将中继焊盘与第二配线层M2 相连。另一方面，在混合安装DRAM的逻辑工艺中，在DRAM区域中，在 一般逻辑工艺中用于形成接触部的过程和用于形成第一配线层Ml的过 程之间添加用于形成位线和电容元件的过程。并且在DRAM区域之外的区 域中，建立将电容接触部和堆叠接触部安装在逻辑接触部上的三层结构， 以连接第一配线层Ml。
在现有技术中，通过第一配线层Ml和第一通孔VI形成交叉耦合连 接。根据本发明，通过使用上述DRAM形成工艺，通过形成SRAM单元的 交叉耦合连接24以及通过中继焊盘形成与上层配线的连接部分23，可 以只通过DRAM形成工艺来在第一配线层Ml下层中形成交叉耦合连接。
通过DRAM形成工艺形成交叉耦合连接24，在本实施例中在第一配 线层Ml、第一通孔V1和第二配线层M2中形成在现有技术中形成于第二 配线层M2、第二通孔V2和第三配线层M3中的字线WL和位线BL等，使 得可以减小形成SRAM所需的一层。因此，可以减小SRAM单元所需配线 层的数目，使得可以使诸如宏间连接之类的配线在SRAM上穿过，如图 6A所示。如图6A所示，半导体器件包括DRAM宏、SRAM宏和和逻辑宏。 在现有技术中，诸如宏间连接之类的配线如图6B所示绕过SRAM单元区 域。因此，根据本实施例，可以减小配线延迟，减小器件尺寸，并且减 小制造工艺的数目。如上所述，可以通过电容接触部23形成交叉耦合连接24。还可以 通过电容元件31的下电极32或位线22形成交叉耦合连接24。可以通 过如传统接触部那样的三层接触部形成通过中继焊盘23与上层中配线 的接触部部分。
简而言之，当在电容元件层中、或DRAM的电容元件下层中以及位 线层中、或位线上层中形成SRAM的交叉耦合连接时，可以实现良好的结 果。图5是示出了另一个示例并且示出了当通过位线层形成交叉耦合连 接64时的图。SRAM功能配线层可以是两层，第一配线层M1和第二配线 层M2，因为可以在电容元件31下层中形成交叉耦合连接64。因此，如 上述情况，可以增加混合安装DRAM的半导体器件的布局自由度，并且减 小器件的尺寸。
显而易见的是本发明不局限于以上实施例，而是可以在不脱离本发 明的范围和精神的情况下进行修改和变化。
权利要求
1.一种半导体器件，包括在衬底上形成的DRAM单元，所述DRAM单元具有与位线和电容器连接的晶体管，所述电容器具有下电极、电介质膜和上电极；以及在衬底上形成的SRAM单元，所述SRAM单元具有交叉耦合连接，其中所述交叉耦合连接包括在所述电介质膜和连接位线的插栓层之间形成的层。
2. 根据权利要求1所述的半导体器件，其中SRAM单元的所述交叉 耦合连接与DRAM单元的所述位线是相同的层。
3. 根据权利要求1所述的半导体器件，其中SRAM单元的所述交叉 耦合连接与连接DRAM单元的下部电容的插栓接触部是相同的层。
4. 根据权利要求1所述的半导体器件，其中SRAM单元的所述交叉 耦合连接与DRAM单元的下部电容是相同的层。
5. 根据权利要求1所述的半导体器件，其中SRAM单元的交叉耦合 连接的电阻比在DRAM单元的上电极之上使用的金属配线的电阻高。
6. 根据权利要求2所述的半导体器件，其中SRAM单元的交叉耦合 连接的电阻比在DRAM单元的上电极之上使用的金属配线的电阻高。
7. 根据权利要求3所述的半导体器件，其中SRAM单元的交叉耦合 连接的电阻比在DRAM单元的上电极之上使用的金属配线的电阻高。
8. 根据权利要求4所述的半导体器件，其中SRAM单元的交叉耦合 连接的电阻比在DRAM单元的上电极之上使用的金属配线的电阻高。
9. 根据权利要求1所述的半导体器件，其中DRAM单元具有堆叠型 结构。
10. 根据权利要求2所述的半导体器件，其中DRAM单元具有堆叠 型结构。
11. 根据权利要求3所述的半导体器件，其中DRAM单元具有堆叠 型结构。
12. 根据权利要求4所述的半导体器件，其中DRAM单元具有堆叠 型结构。
13. —种半导体器件，其中混合安装了DRAM和S画，所述半导体器件包括在DRAM区域中形成的晶体管；与晶体管相连的电容接触部和位线； 与电容接触部相连的电容元件；在SRAM区域中形成的连接在电源和地电源之间的第一负载晶体管 和第一驱动晶体管；在SRAM区域中形成的连接在电源和地电源之间的第二负载晶体管 和第二驱动晶体管；第一交叉耦合连接，在第一负载晶体管和第一驱动晶体管的扩散层 之间进行连接，在与电容接触部、位线和电容元件之一相同的层中形成； 以及第二交叉耦合连接，在第二负载晶体管和第二驱动晶体管的扩散层 之间进行连接，在与电容接触部、位线和电容元件之一相同的层中形成。
14. 根据权利要求1所述的半导体器件，还具有逻辑电路，所述逻 辑电路包括包括最下的金属层的第一配线层、在第一配线层上形成的 第一绝缘层、在第一绝缘层上形成的第二配线层、在第二配线层上形成 的第二绝缘层、以及在第二绝缘层上形成的第三配线层，其中所述第三配线层形成为跨越SRAM单元，并且所述第三配线层 比SRAM的最上层更靠上。
15. —种半导体器件，包括 具有第一区域、第二区域和第三区域的衬底；形成于第一区域上的DRAM; 形成于第二区域上的SRAM;以及 形成于第三区域上的逻辑，其中所述DRAM和所述逻辑具有包括最下的金属层的第一配线层、 在第一配线层上形成的第一绝缘层、在第一绝缘层上形成的第二配线层、 在第二配线层上形成的第二绝缘层、以及在第二绝缘层上形成的第三配 线层，其中所述第三配线层形成为跨越第二区域，并且所述第三配线层比SRAM的最上层更靠上。
全文摘要
提出了一种混合安装了DRAM和SRAM的半导体器件。DRAM和SRAM具有堆叠型结构，其中在电容元件下形成位线。在形成DRAM的电容下电极的层中或所述层下、以及在形成位线的层中或所述层上形成SRAM的交叉耦合连接。例如，在与电容接触部相同的层中形成SRAM的交叉耦合连接。
文档编号H01L27/105GK101174630SQ20071018487
公开日2008年5月7日 申请日期2007年10月30日 优先权日2006年11月1日
发明者后田胜, 永田贵美 申请人:恩益禧电子股份有限公司