专利名称：：具有自对准气隙绝缘体的电阻随机存取存储器的制造方法
技术领域：
：本发明涉及电可编程可擦除存储器，特别涉及具有小型可编程电阻存储材料的存储器，而该存储器可降低由该可编程电阻存储材料的热耗散现象。
背景技术：
：以相变化为基础的存储材料被广泛地运用于读写光盘中。这些材料包括有至少两种固态相，包括如大部分为非晶态的固态相，以及大体上为结晶态的固态相。激光脉冲用于读写光盘中，以在两种相中切换，并读取这种材料在相变化之后的光学性质。如硫属化物及类似材料的这种相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣。在相变化存储器中，数据通过使用电流而致使相变化材料在非晶态以及结晶态中的变化而储存。电流会加热此材料，并导致在此两种态间的变化。从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下称为重置(reset))—般为较高电流步骤。理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减小在存储器中的相变化材料元件的尺寸而实现。与相变化存储元件有关的问题之一在于，用以重置操作的电流幅度取决于相变化材料中需要进行相变化部分的体积。因此，使用标准集成电路工艺所制造的单元，将受限于工艺设备的最小特征的尺寸。因此，需要一种可提供次光刻尺寸给存储单元的技术，其可提供大规模、高密度存储元件所需要的一致性或可靠性。此领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这种微小孔洞的专利包括于1997年11月11日公布的美国专利第5，687，112号"MultibitSingleCellMemoryElementHavingTaperedContact"、发明人为0vshinky;于1998年8月4日公布的美国专利第5，789，277号"MethodofMakingChalogenide[sic]MemoryDevice"、发明人为Zahorik等；于2000年11月21日公布的美国专禾廿第6,150,253号"ControllableOvonicPhase—ChangeSemiconductorMemoryDeviceandMethodsofFabricatingtheSame"、发明人为Doan等。在以非常小的尺度制造这些装置、以及欲满足大规模生产存储装置时所需求的严格工艺参数时，则会遭遇到问题。由相变化为主存储材料的热耗散是另一个考虑因素。因此优选提供具有较小可编程电阻存储材料存储单元来降低热耗散现象。
发明内容本发明涉及一种具有自对准气隙绝缘体的电阻随机存取存储器的制造方法。在一系列的工艺中，由光刻工艺所形成的图案化后的堆叠，包含下电极、下电极上的底加热层、底加热层上的可编程电阻存储薄膜、可编程电阻存储薄膜上的顶加热层以及顶加热层上的覆盖层。高密度等离子体沉积在图案化后的层的堆叠之上产生硬式掩模，其大致位于中心处且于此图案化后的层的堆叠的覆盖层之上。此硬式掩模可为不同形状，包括具有或不具有大致地平坦的圆锥形。在一实施例中，此高密度等离子体沉积利用较小临界尺寸进行以在此图案化后的层的堆叠的覆盖层上产生较小的圆锥且优选位于靠近次覆盖层的中心处。此硬式掩模可以防止硬式掩模基底下的区域被蚀刻，而此硬式掩模提供自对准技术以蚀刻此图案化后的层的堆叠，以形成邻近并围绕于该可编程电阻存储器薄膜的第一空洞。此图案化后的层的堆叠的蚀刻可以利用单一蚀刻同时对覆盖层、顶加热层、可编程电阻存储薄膜以及底加热层进行蚀刻，或是两阶段蚀刻工艺，第一阶段先使用第一蚀刻配方对覆盖层进行蚀刻，而第二阶段再使用第二蚀刻配方对顶加热层、可编程电阻存储薄膜以及底加热层进行蚀刻。接着进行非共形化以及低阶包覆的一氧化层沉积以形成环绕于此可编程电阻存储薄膜的气隙，以降低来自此可编程电阻存储薄膜的热耗散。本发明还公开一种存储元件，其包含位线在顶加热层上、此顶加热层在可编程电阻存储薄膜上、此可编程电阻存储薄膜在底加热层上以及此底加热层在下电极上。气隙环绕于此可编程电阻存储薄膜，以降低由此可编程电阻存储材料产生的热耗散。电流自此位线，经过顶加热层、可编程电阻存储薄膜到达底加热层。广义地说，本发明还涉及一种制造具有存储元件的方法，包含将覆盖于存储基板的上表面的多个层图案化，该多个层包含可编程电阻存储薄膜覆盖于下电极；利用高密度等离子体沉积而得的电介质材料其具有临界尺寸以形成硬式掩模于该多个层的该上表面上，垂直蚀刻该多个层超过该硬式掩模的该几何结构直到抵达该下电极层的该上表面，因此形成邻近且环绕于该可编程电阻存储薄膜的第一空洞；通过沉积第二电介质材料于该硬式掩模上，以及部分进入该第一空洞的一部分，以形成第一气隙，而该第一气隙自对准且环绕于该可编程电阻存储薄膜，而该气隙降低由该可编程电阻存储薄膜产生的热耗散现象。本发明的优点为提供具有气隙的双稳态电阻随机存取存储器，其可减少由该可编程电阻存储薄膜产生的热耗散。本发明的另一优点为提供此双稳态电阻随机存取存储器的自对准工艺，其可使该可编程电阻存储薄膜自动与气隙绝缘体对准。本发明的又一优点为在具有气隙的存储单元中使用较小尺寸的可编程电阻存储薄膜。以下详细说明本发明的结构与方法。本发明的说明书部分目的并非在于定义本发明。本发明由权利要求书所定义。本发明的所有实施例、特征、观点及优点等将可通过下列说明、权利要求及附图获得充分了解。本发明由特定的实施例所描述，其结合以下的附图说明，其中-图1示出本发明的双稳态随机存取存储阵列的电路图；图2示出本发明的集成电路元件的简化方块图；图3示出本发明的具有自对准气隙绝缘体的双稳态随机存取存储器的简化工艺剖面图4示出本发明的双稳态随机存取存储器第一工艺步骤在光刻制造存储阵列晶体管结构以及图案化层后部分完成存储单元的剖面图5A根据本发明示出制造双稳态电阻随机存取存储器工艺的第二步骤的剖面图，其为高密度等离子体(HDP)沉积以及湿蚀刻以形成一几何形状硬式掩模；图5B和图5C分别显示高密度等离子体(HDP)沉积以及浸润后的例示实验图像；图6A根据本发明示出制造电阻随机存取存储器工艺的第三步骤的剖面图，其蚀刻超过该硬式掩模的金属层，一直到抵达该下电极的上表面的图形；以及图6B根据本发明示出该高密度等离子体沉积简易参数以及形成圆锥硬式掩模蚀刻的图示；图7根据本发明示出制造电阻随机存取存储器工艺的第四步骤的剖面图，其进行非共形化以及低阶包覆的电介质层沉积以形成气隙；图8根据本发明示出制造电阻随机存取存储器工艺的第五步骤的剖面图，其进行此电介质层的研磨；图9根据本发明示出制造电阻随机存取存储器工艺的第六步骤的剖面图，其为移除覆盖层的步骤；图10根据本发明示出制造电阻随机存取存储器工艺的第七步骤的剖面图，其显示位线的沉积以及图案化。具体实施例方式以下参照附图详细说明。图1到图io优选实施例仅用以说明本发明，而非用以限制其范围，本发明的范围以权利要求书界定。本领域技术人员应能依据下列说明而理解本发明的等效变化。在不同实施例中的相同或类似元件则使用相同或类似的参考标号来表示。图1示出存储阵列100，其可利用本文所述的方式形成。在图1中，共同源极线128、字线123、以及字线124安排为大致上平行于Y轴。位线141、142则安排为大致上平行于X轴。因此，在方块145中的Y解码器与字线驱动器，耦合到字线123、124。而在方块146中的X解码器与一组感测放大器，耦合到位线141、142。共同源极线128耦合到存取晶体管150、151、152、153的源极端。存取晶体管150的栅极耦合到字线123。存取晶体管151的栅极耦合到字线124。存取晶体管152的栅极耦合到字线123。存取晶体管153的栅极耦合到字线124。存取晶体管150的漏极耦合到存储单元135的底电极构件132，此存储单元具有顶电极构件134。此顶电极构件134耦合到位线141。如图所示，共同源极线128被两列存储单元共用，其中一列在图中呈现Y轴方向排列。在其他实施例中，此存取晶体管可被二极管或其他用以在读取与写入数据阵列中控制电流至选定装置的结构所取代。图2根据本发明一实施例的集成电路200的简化方块图。此集成电路275包括存储阵列，其使用具有自对准气隙绝缘体的双稳态电阻随机存取存储单元形成在半导体基板上。列解码器261耦合到多条字线262，且在存储阵列260中沿着各列排列。行解码器263耦合到多条位线264，其在存储阵列260中沿着各行排列并用以读取以及编程从存储阵列260中的存储单元的侧壁所获得的数据。位址从总线265提供至行解码器263以及列解码器261。在方块266中的感测放大器以及数据输入结构，经由数据总线267而耦合到行解码器263。数据从集成电路275上的输入/输出端口、或从集成电路275的其他内部或外部数据来源，经由数据输入线271而提供至方块266的数据输入结构。在所述实施例中，此集成电路275也包括其他电路274，如通用处理器或专用应用电路、或以薄膜保险相变化存储单元阵列所支持而可提供芯片上系统(systemonachip)功能的集成模块。数据从方块266中的感测放大器经由数据输出线272，而传送至集成电路275的输入/输出端口，或传送至集成电路275内部或外部的其他数据目的。在本实施例中使用偏压安排状态机器269的控制器，控制偏压安排供应电压268的应用，例如读取、编程、擦除、擦除确认与编程确认电压等。此控制器可使用公知的专用逻辑电路。在替代实施例中，此控制器包括通用处理器，其可应用于同一集成电路中，此集成电路执行电脑程序而控制此元件的操作。在又一实施例中，此控制器使用了专用逻辑电路以及通用处理器的组合。图3示出双稳态电阻随机存取存储单元300其具有自对准气隙绝缘体370的简化的剖面示意图。此存储单元300包括被沉积于上电极(如位线)320与下电极330之间的可编程电阻存储薄膜310。底加热层340则被沉积于可编程电阻存储薄膜310与下电极330之间。顶加热层350则被沉积于可编程电阻存储薄膜310与上电极320之间。堆叠360包含此顶加热层350与可编程电阻存储薄膜310及该底加热层340。而此可编程电阻存储薄膜310则在底加热层340上，其大致与下电极330的上表面的中心对准。此堆叠360被蚀刻以产生气隙绝缘体370，其邻近并环绕于此可编程电阻存储薄膜310。在一优选实施例中，该气隙绝缘体完全环绕于此可编程电阻存储薄膜310。在一些实施例中，该气隙绝缘体由环绕于该可编程电阻存储薄膜的圆柱外侧表面或在环状内或其他相似形状所形成。在替代实施例中，两个或更多的气隙绝缘体可以邻近该可编程电阻存储薄膜310形成，而此气隙绝缘体优选具有实质地相同的临界尺寸。此底电极上表面的尺寸大于此堆叠360，所以此第一气隙绝缘体370延伸到下电极330与上电极320。如此实施例中所示，电流380自上电极320流入下电极330。举例而言，如图1所示，假如此电阻随机存取存储单元300被应用于此存储阵100列的中，此电流流动路径因存取晶体管的驱使而产生自上电极320流入下电极330的电流380方向。在其他的实施例中，此电流380可以优选在此电阻随机存取存储器中双向流动。即，电流路径380可以自上电极320流入下电极330，或是自下电极330流入上电极320。此可编程电阻存储材料310的制造是自对准的，使得此可编程电阻存储材料310可以在靠近此下电极330的上表面中心处自对准，其详细工艺会在以下更进一步描述。此底加热器340、顶加热器350及此可编程电阻存储材料310会在从一种态转变至另一种态的此存储材料310的相变化时产生热。此气隙绝缘体370环绕于此可编程电阻存储薄膜310可以使降低由可编程电阻存储材料310所产生的热耗散现象。存储单元的实例包括以相变化为基础的存储材料，包括以硫属化物(chalcogenide)为基础的材料以及其他材料，如可编程电阻存储材料310。硫属化物包括下列四元素的任一者氧(0)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其他物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料己经被描述于技术文件中，包括下列合金镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示TeaGebSb，-(a+b)，其中a与b代表在所有构成元素中的原子百分比。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70%，典型地低于60%，并在一般形式合金中的碲含量范围从最低23%至最高58%,且优选介于48%至58%的碲含量。锗的浓度约高于5%，且其在材料中的平均范围从最低8%至最高30%，一般低于50%。优选地，锗的浓度范围介于8%至40%。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其所有组成元素加总为100%。(0vshinky'112专利，栏1011)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(NoboruYamada，"PotentialofGe-Sb-TePhase-changeOpticalDisksforHigh-Data-RateRecording",5"，k.<微pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky'112专利中栏11-13所述，其范例在此列入参考。相变化合金可在第一结构态与第二结构态之间切换，其中第一结构态指此材料大体上为非晶固相，而第二结构态指此材料大体上为结晶固相。这些合金至少为双稳定的(bistable)。此词汇"非晶"用以指相对较无次序的结构，其较之单晶更无次序性，而带有可检测的特征如比结晶态更高的电阻值。此词汇"结晶"用以指相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换于介于完全结晶态与完全非晶态之间所有可检测区域阶级的不同状态。其他受到非晶态与结晶态的改变而影响的材料特征包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质也可能随之改变。相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量足够大，因此足以破坏结晶结构的键合，同时足够短，因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变化合金的适当脉冲量变曲线。可用于本发明其他实施例中的其他可编程的存储材料包括，掺杂N2的GST、GexSby、或其他以不同结晶态转换来决定电阻的物质；PrxCayMn03、PrSrMn03、ZrOx、TiOx、NiOx、WOn经掺杂的SrTi03或其他利用电脉冲以改变电阻状态的材料；或其他使用电脉冲以改变电阻状态的物质；TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene6，6-phenylC61—butyricacidmethylester)、TCNQ-PCBM、Cu-T国、Ag-TCNQ、C60-TCNQ、以及其他物质掺杂的TCNQ、或包括有以电脉冲而控制的双稳定或多稳定电阻态的任何其他聚合物材料。接着简单描述四种电阻存储材料。第一种为硫属化物材料，例如GexSbyTe,，其中x:y:z=2:2:5，或其他成分为x:05;y:05;z:010。以氮、硅、钛或其他元素掺杂的GeSbTe也可被使用。一种用以形成硫属化物材料的示例方法，为利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般在室温下进行。长宽比为15的准直器(collimater)可用以改良其填入效率。为了改善其填入效率，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地介于IO(TC至400°C，而退火时间则少于30分钟。硫属化物材料的厚度随着单元结构的设计而定。一般而言，硫属化物的厚度大于8nm者可以具有相变特性，使得此材料展现至少双稳定的电阻态。第二种适合用于本发明实施例中的存储材料为巨磁电阻(CMR)材料，例如PrxCayMnO"其中x:y=0.5:0.5，或其他成分为x:01;y:01。包括有锰氧化物的巨磁电阻材料亦可被使用。用以形成巨磁电阻材料的示例方法，为利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600°C，视后处理条件而定。长宽比为15的准直器(collimater)可用以改良其填入效率。为了改善其填入效率，亦可使用数十至数百伏特的直流偏压。另一方面，同吋合并使用直流偏压以及准直器亦是可行的。可施加数十高斯(Gauss)至l特斯拉(tesla，10，000高斯)之间的磁场，以改良其磁结晶态。可以选择性地在真空中、氮气环境中、或氧气/氮气混合环境进行一沉积后退火处理，以改良巨磁电阻材料的结晶态。此退火处理的温度典型地介于400'C至600°C，而退火时间则少于2小时。巨磁电阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的巨磁电阻材料，可被用作为核心材料。YBCO(YBACu03，一种高温超导体材料)缓冲层通常被用以改良巨磁电阻材料的结晶态。此YBCO的沉积在沉积巨磁电阻材料之前进行。YBCO的厚度介于30nm至200nm。第三种存储材料为双元素化合物，例如Nix0y、Tix0y、Alx0y、Wx0y、Znx0y、Zr\0y、Cux0y等，其中x:y=0.5:0.5，或其他成分为x:01;y:01。用以形成此存储材料的示例方法，利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr，其靶金属氧化物为如Nix0y、TixOy、Alx0y、Wx0"ZnxOy、Zrx0y、Cux0y等。此沉积步骤一般在室温下进行。长宽比为15的准直器可用以改良其填入效率。为了改善其填入效率，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于40(TC至600°C，而退火时间则少于2小时。一种替代性的形成方法利用PVD溅射或磁电管溅射方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其靶金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为15的准直器可用以改良其填入效率。为了改善其填入效率，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于40(TC至600°C，而退火时间则少于2小时。另一种形成方法，为使用高温氧化系统(例如高温炉管或快速热处理(RTP)系统)进行氧化。此温度介于200'C至700°C、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约30(TC，视等离子体氧化的程度而定。第四种存储材料为聚合物材料，例如掺杂有铜、碳六十、银等的TCNQ，或PCBM-TCNQ混合聚合物。一种形成方法利用热蒸发、电子束蒸发、或分子束外延系统(MBE)进行蒸发。固态TCNQ以及掺杂物丸在一单独室内进行共蒸发。此固态TCNQ以及掺杂物丸置于钨舟或钽舟或陶瓷舟中。接着施加一大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10"Torr至10,Torr下进行。晶圆温度介于室温至200°C。可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地介于室温至30(TC之间，而退火时间则少于1小时。另一种用以形成一层以聚合物为基础的存储材料的技术，使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或低于20(TC的温度)足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。后续关于制造双稳态电阻随机存取存储器300的方法，参照图4-10。图4为制造双稳态电阻随机存取存储器400第一步骤的剖面图，其在存储阵列晶体管结构402图案化层后部分完成存储单元410、420的结果。此存储阵列晶体管结构402，如共同源极存储阵列晶体管结构，已为业界所熟知。在此图案化工艺之后，第一部分完成的存储单元410与第二部分完成的存储单元420被形成于此存储阵列晶体管结构402上。此第一部分完成的存储单元410与第二部分完成的存储单元420具有相同的结构。所以其下对于第一部分完成的存储单元410的工艺描述均可适用于第二部分完成的存储单元420。此第一部分完成的存储单元410包含覆盖层414在顶加热层413上，此顶加热层413在可编程电阻存储薄膜412上，而此可编程电阻存储薄膜412在底加热层411上，此底加热层411则位于下电极330上。氮化钛可为合适的顶加热层413以及底加热层411层的材料，因为氮化钛的工艺条件与可编程电阻存储薄膜412+分匹配。在一些实施例中，此顶加热层413以及此底加热层411层的厚度介于约100埃至约1000埃，但不必限制在此范围内。在一实施例中，可编程电阻存储薄膜412的厚度介于约200埃至约2000埃。下电极的材料则可以使用如铝、氮化钛或是金属等导电材料。此覆盖层414的例示厚度介于约300埃至约1000埃，可以使用如氮化硅的材料。在一些实施例中，此第一部分完成的存储单元410的临界尺寸介于约50纳米至约200纳米。图5A根据本发明示出制造双稳态电阻随机存取存储器工艺的第二步骤的剖面图，其为高密度等离子体(HDP)沉积以及湿蚀刻以形成在该第一部分完成存储单元410的上表面上的几何形状的硬式掩模510。显示高密度等离子体(HDP)沉积以及高密度等离子体(HDP)沉积后的湿蚀刻的两个实验图像550和560分别显示于图5B和图5C。在第一工艺序列中，高密度等离子体(HDP)沉积电介质层在此覆盖层414上具有一几何形状，以及在第一部分完成的存储单元410侧壁的周围具有电介质层520。在第二工艺序列中，湿式浸润如高密度等离子体(HDP)浸润被用来暴露此覆盖层414以及形成此几何结构510。此梯形或三角形的几何形状通过使用湿式浸润或是高密度等离子体(HDP)浸润来控制。在一实施例中，此几何结构510具有基底512以及较小的临界尺寸。在一实施例中，此基底512的尺寸大约是63纳米。在一些实施例中，此几何结构510的尺寸与所使用的工艺相关大约是介于20100纳米之间。假如此临界尺寸很小的话，此高密度等离子体(HDP)沉积通常会形成不具有实质地平坦的上表面的圆锥形状最终几何结构510。假如此临界尺寸比较大的话，此高密度等离子体(HDP)沉积通常会形成具有实质地平坦的上表面的圆锥形状最终几何结构510，。此高密度等离子体(HDP)沉积所使用的等离子体能量亦会影响此几何结构510的最终形状，即使是此临界尺寸很小的话。在等离子体能量较高的情况下，蚀刻速率也会较高而沉积速率则会变慢，会造成不具有平坦上表面的圆锥形状几何结构510。反之，在等离子体能量较低的情况下，蚀刻速率也会较低而沉积速率则会变快，会造成具有实质地平坦的上表面的圆锥形状的几何结构510。该部分完成存储单元410的原本光刻特征尺寸可以较大一些，例如在100纳米的范围附近而当高密度等离子体内-蚀刻程序被施行于此电阻随机存取存储器(RRAM)的最终临界尺寸大约是20纳米，其是较直接图案化更小的数字。在一实施例中，高密度等离子体(HDP)沉积的氧化材料被用来形成此几何结构510，以及氮化硅被用来作为覆盖层414，因此在几何结构510与覆盖层414之间提供性质相异的不同材质可以做为蚀刻选择之用。在另一实施例中，高密度等离子体(HDP)沉积的氮化硅材料被用来形成几何结构510，而一层氧化硅被用来作为覆盖层414，因此也是在几何结构510与覆盖层414之间提供性质相异的不同材质，可以作为蚀刻选择之用。图6A根据本发明示出制造电阻随机存取存储器工艺的第三步骤的剖面图，其蚀刻超过该几何结构510的金属层，直到抵达此下电极330的上表面。此几何结构510优选位于此覆盖层414、顶加热层413、可编程电阻存储薄膜412、底加热层411以及下电极330的中心处。在一实施例中，此几何结构510具有基底，其尺寸大约为10纳米。超过此几何结构510的金属层被蚀刻直到抵达此下电极330的上表面以形成第一空洞610，其邻近并环绕于此可编程电阻存储薄膜412。在一优选实施例中，空洞610完全围绕该可编程电阻存储薄膜412。在一替代实施例中，两个或更多的空洞可以形成在邻近于此可编程电阻存储薄膜412，而这种空洞优选具有相同临界尺寸。此蚀刻过程可以是单一蚀刻通过覆盖层414、顶加热层413、可编程电阻存储薄膜412以及底加热层411直到到达下电极330的上表面为止，或是可以是两步骤蚀刻，先利用第一蚀刻化学配方以及蚀刻覆盖层414，再使用高密度等离子体氧化层和覆盖层414(如氮化硅)作为蚀刻掩模来蚀刻顶加热层413、可编程电阻存储薄膜412以及底加热层411。在一实施例中，此第一空洞610的临界尺寸大约为20纳米到50纳米之间。'图6B根据本发明示出该高密度等离子体沉积简易参数以及形成圆锥硬式掩模蚀刻的图示。在图6B中所使用的特定数值用以说明本发明的实施例。在图6B中，此几何结构510包含基底512，其具有尺寸约63纳米，以及大约150纳米的深度570。图7根据本发明示出制造电阻随机存取存储器工艺的第四步骤的剖面图，其进行非共形化以及低阶包覆的电介质层720沉积以形成环绕于该可编程电阻存储薄膜412的第一气隙710。此"非共形化以及低阶包覆"名词包括进行非共形化以及低阶包覆的电介质层沉积于气隙上，以及进行低共形化以及低阶包覆的电介质层720部分沉积于该第一空洞的一部位以形成该第一气隙710，此第一气隙710自对准并环绕此可编程电阻存储薄膜412。此电介质层720的合适沉积方式使用常压化学气相沉积(APCVD)，其中化学气相沉积在大气压的环境下进行以形成第一气隙710。图8根据本发明示出制造电阻随机存取存储器工艺的第五步骤的剖面图，其进行此电介质层720的研磨。此电介质层720被研磨至覆盖层414的上表面，因此除去此几何结构510和此电介质层720超过覆盖层414上表面的一部分。此研磨工艺的实施例包括化学机械研磨，接着进行毛刷清洁、以及液体或气体清洁程序，如本领域所公知。图9根据本发明示出制造电阻随机存取存储器工艺的第六步骤的剖面图，其为移除覆盖层414的步骤。将此覆盖层414从第一部分完成的存储单元410蚀刻分离，留下凹洞910于此第一部分完成的存储单元410中。包含导电材料如金属的位线1010被沉积于此第一部分完成的存储单元410的凹洞910中，如图10中所示，其显示此位线1010的沉积以及图案化。对于相变化随机存取存储元件的制造、元件材料、使用、以及操作等额外信息，请参照美国专利申请第11/155,067号"ThinFilmPhaseChangeRAMandManufacturingMethod"，其申请日为2005年6月17日，其申请人与本案相同，且该案列为本案参考。虽然本发明已参照优选实施例来加以描述，将被了解的是，本发明并未受限于其详细描述内容。替换方式及修改已于先前描述中所建议，并且其他替换方式及修改将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有包括有实质上与本发明相同的构件结合而实现与本发明实质上相同结果的皆不脱离本发明的精神范畴。因此，所有这种替换方式及修改将落在本发明所附权利要求书及其均等物所界定的范畴中。任何在前文中提及的专利申请以及印刷文本，均列为本申请的参考。权利要求1、一种制造存储元件的方法，包括将覆盖于存储基板的上表面的多个层图案化，所述多个层包含覆盖于下电极的可编程电阻存储薄膜，而所述下电极具有上表面；利用包含第一电介质材料的高密度等离子体沉积工艺，在所述多个层的上表面上形成具有特定临界尺寸几何结构的硬式掩模；蚀刻所述多个层，超过所述硬式掩模的几何结构直到抵达所述下电极的所述上表面，因此形成邻近且环绕于所述可编程电阻存储薄膜的第一空洞；以及通过沉积第二电介质材料于所述硬式掩模上，且部分进入所述第一空洞的一部分，以形成气隙，而所述气隙自对准且环绕于所述可编程电阻存储薄膜，而所述气隙降低由所述可编程电阻存储薄膜产生的热耗散现象。2、如权利要求1所述的方法，其中所述形成硬式掩模的步骤包括大致在所述多个层的所述上表面中心处形成所述硬式掩模，且因此在所述蚀刻步骤时，会使所述可编程电阻存储薄膜自对准靠近所述中心。3、如权利要求1所述的方法，其中所述几何结构包含圆锥形，其在所述多个层的所述上表面上具有基底。4、如权利要求3所述的方法，其中所述圆锥形结构包含大致平坦的上表面。5、如权利要求1所述的方法，其中所述第一电介质材料包含氧化物。6、如权利要求1所述的方法，其中所述电介质材料包含氮化硅。7、如权利要求1所述的方法，其中沉积第二电介质材料包含非共形以及低阶沉积所得的电介质材料。8、如权利要求1所述的方法，还包含研磨所述第二电介质材料，使得所述硬式掩模几何结构被移除。9、如权利要求8所述的方法，其中所述多个层包含在所述可编程电阻存储薄膜上的顶加热层。10、如权利要求9所述的方法，其中所述多个层包含在所述顶加热层上的覆盖层。11、如权利要求10所述的方法，在所述平坦化步骤之后，还包含蚀刻所述多个层中的所述覆盖层以形成凹洞。12、如权利要求11所述的方法，在蚀刻所述覆盖层步骤之后，还包含在所述凹洞中沉积位线。13、如权利要求l所述的方法，其中所述多个层包含在所述可编程电阻存储薄膜之下的底加热层。14、如权利要求13所述的方法，其中所述多个层包含在所述底加热层下的所述下电极。15、如权利要求l所述的方法，其中所述可编程电阻存储薄膜具有介于大约200埃到1000埃之间的厚度。16、如权利要求l所述的方法，其中所述可编程电阻存储薄膜包括有至少两种固态相，其包括大致非晶相与大致结晶相。17、如权利要求l所述的方法，其中所述可编程电阻存储薄膜包括GeSbTe。18、如权利要求l所述的方法，其中所述可编程电阻存储薄膜包括由下列群组中的两种以上材料所组成的组成物锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。19、如权利要求l所述的方法，其中所述可编程电阻存储薄膜包括巨磁电阻材料。20、如权利要求l所述的方法，其中所述可编程电阻存储薄膜包括双元素化合物。21、如权利要求l所述的方法，其中所述气隙形成于环绕在所述可编程电阻存储薄膜的圆柱外侧表面上。22、如权利要求l所述的方法，其中所述气隙形成于环绕在所述可编程电阻存储薄膜的环状内。23、如权利要求l所述的方法，其中所述第一空洞包含在所述可编程电阻存储薄膜左侧的第二空洞，以及在所述可编程电组存储薄膜右侧的第三空洞。24、如权利要求23所述的方法，其所述第二及第三空洞具有大致地相同的尺寸。25、如权利要求l所述的方法，其中所述第一空洞完全地环绕所述可编程电阻存储薄膜。全文摘要本发明涉及一种具有自对准气隙绝缘体的电阻随机存取存储单元的制造方法。高密度等离子体沉积在图案化后的层的堆叠上产生硬式掩模，其大致位于中心处且在此图案化后的层的堆叠的覆盖层上。此高密度等离子体沉积利用较小临界尺寸进行以在此图案化后的层堆叠的覆盖层上产生较小的三角形且位于靠近次覆盖层的中心处。此硬式掩模可以防止硬式掩模基底之下的区域被蚀刻，而此硬式掩模提供自对准技术以蚀刻此图案化后的层堆叠的左右两侧区段，因为此硬式掩模位于中心处且在此图案化后的层堆叠的覆盖层上。文档编号H01L45/00GK101170160SQ20071018165公开日2008年4月30日申请日期2007年10月22日优先权日2006年10月24日发明者何家骅,谢光宇,赖二琨申请人:旺宏电子股份有限公司