专利名称：半导体结构的形成方法
技术领域：
本发明是有关于一种半导体结构，且特别是有关于具有至少三种间隙壁 厚度的存储器装置。
背景技术：
根据晶体管的设计及其内在特性，调整晶体管源极与漏极间的栅极下方 信道长度或可借着于栅极周围的间隙壁来定义信道区的长度，以改变信道区 的电阻而影响晶体管的效能。例如，源极/漏极区可借着使用栅极及间隙壁作 为掩模，经由离子植入工艺而定义出来。因此，栅极周围的间隙壁的宽度会 直接影响源极/漏极区的尺寸及位置。间隙壁越薄时，栅极下方的源极/漏极 区会越接近，较短的信道区长度可使晶体管的操作速度提升。
例如在存储器的应用中，位于数组区的栅极周围的间隙壁，便会尽可能 地作薄以增加晶体管的操作速度，因而增加存储器写入或输出的效率。位于 周边区中需要较高操作电压的晶体管需要较厚的间隙壁以增加其信道区长度
而使其具有较高的崩溃电压(breakdown voltage)，且亦需要一种以上的间 隙壁厚度以于个别用途的晶体管定义适合的信道区长度。
因此，业界亟需于集成电路中的不同区域形成不同厚度的间隙壁，以定 义适合的信道区长度而符合个别组件的操作需求，并且形成不同厚度间隙壁 过程中，还要能避免影响后续工艺的良率。
发明内容
本发明提供一种半导体结构的形成方法，包括提供基底，基底包括数组 区及周边区，且数组区中包括多个第一栅极堆栈，而周边区中包括低电压组
4件的第二栅极堆栈及高电压组件的第三栅极堆栈，形成第一介电层覆盖于第 一栅极堆栈、第二栅极堆栈、及第三栅极堆栈的上方及侧壁，沉积第二介电 层于第一介电层上，移除位于第一栅极堆栈及第二栅极堆栈上的第二介电层， 而留下第三栅极堆栈上的第二介电层，再次沉积第二介电层于第一栅极堆栈、 第二栅极堆栈、及第三栅极堆桟上，回蚀刻第二介电层，以露出第一介电层， 移除数组区中的第二介电层以露出第一介电层，以及回蚀刻第一介电层以露 出第一栅极堆栈、第二栅极堆栈、及第三栅极堆栈的上表面，而于第一栅极 堆栈、第二栅极堆栈、及第三栅极堆栈的侧壁分别形成第一间隙壁、第二间 隙壁、及第三间隙壁，其中第三间隙壁的厚度大于第二间隙壁，而第二间隙 壁的厚度大于第一间隙壁。
由此，本发明的优点是可于半导体结构中的不同组件周边，形成不同 厚度的间隙壁。可借着不同厚度的间隙壁形成不同长度的信道(源极与漏极间 的距离)或轻掺杂源极/漏极区以符合不同组件的需求。且透过分次沉积较薄的 介电层来组合成较厚的间隙壁，可避免形成较厚的介电层时所产生的缺陷，
例如因阶梯覆盖率不佳所产生的孔洞或悬突(overhang)等不利后续工艺的缺 陷。且在本发明一实施例中，仅需两道掩模工艺便可形成三种厚度的间隙壁， 可节省成本。
图l至图IO是一系列工艺剖面图，用以说明本发明一实施例中形成三种 不同厚度间隙壁的制作流程。 符号说明-
10 基底；12 数组区；14~周边区；16 第一栅极堆栈；18 第二栅极堆栈；
20 第三栅极堆栈；U 浅沟槽绝缘区；16a 第一轻掺杂源极/漏极区；18a 第 二轻掺杂源极/漏极区；20a 第三轻掺杂源极/漏极区；22 第一介电层；24a (第
5一次沉积的)第二介电层；26 第一光阻层；24b (第二次沉积的)第二介电层；
28 第二光阻层；16b 第一源极/漏极区；18b 第二源极/漏极区；20b 第三源
极/漏极区。
具体实施例方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举
出较佳实施例，并配合所附图式，作详细说明如下
本发明所提供的间隙壁结构及其制法适用于许多种半导体结构，特别适
用于结构中部分区域组件间的开口(或间隙)的深宽比(aspect ratio)较高且区域 中的组件需要较薄的间隙壁，而在其它区域的组件又需要较厚的间隙壁。例 如，在非挥发性存储器(nonvolatile memory cdl)的应用中，存储器可例如区分 成数组区(array region)及周边区(periphery region)。
图1至图IO是一系列工艺剖面图，用以说明本发明一实施例中形成三种 不同厚度间隙壁的制作流程。
现请参照图1，首先提供基底10。基底10包括数组区12与周边区14。 基底10可为半导体基底，例如硅基底、硅锗基底、其它半导体化合物基底、 或绝缘层上覆硅(SOI)等。在数组区12中，包括多个第一栅极堆栈16，其间 具有多个宽度不一的开口(或间隙)，这些开口中至少一开口的深宽比高于2.6。 在周边区14中，包括低电压组件的第二栅极堆桟18及高电压组件的第三栅 极堆栈20。第二栅极堆栈18与第三栅极堆栈20间的基底可包括浅沟槽绝缘 区ll。上述的栅极堆栈可以公知的方式制作。其中，第一栅极堆栈16、第二 栅极堆栈18、及第三栅极堆栈20中皆分别包括例如栅极电极、栅极介电层、 及/或其它材料层等，此处为简化图标不显示于图中。此外，可视需要以第一 栅极堆栈16、第二栅极堆栈18、及第三栅极堆栈20为屏蔽层，并对基底10 进行轻掺杂离子植入工艺以分别于栅极堆桟两旁的基底10上形成第一轻掺杂 源极/漏极区16a、第二轻掺杂源极/漏极区18a、及第三轻掺杂源极/漏极区20a。
6轻掺杂源极/漏极区的形成可例如将砷离子或磷离子以较低的能量与掺杂量植
入基底10中。轻掺杂源极/漏极区的形成可有效地避免热电子效应。
为了增进组件的操作速度与密度，在后续工艺中第一栅极堆栈16将被形 成上较薄的间隙壁，而需要较高操作电压组件的第二栅极堆栈18与第三栅极 堆栈20将分别被形成上次厚及较厚的间隙壁，以确保较高操作电压的组件能 在免于发生崩溃(breakdown)的前提下，具有较快操作速度。
接着，如图1所示，可透过例如化学气相沉积的方法或氧化法形成第一 介电层22于基底10上。第一介电层22可顺应性地覆盖于第一栅极堆栈16、 第二栅极堆栈18、及第三栅极堆栈20的上方及侧壁。其中，第一介电层22 的厚度将决定第一栅极堆栈16于后续工艺中所形成的间隙壁厚度，可视需要 来调整第一介电层22的厚度来符合组件的操作需求。由于第一栅极堆桟所需 的间隙壁厚度较薄，因此所需形成的第一介电层22的厚度较薄，以90纳米 工艺为例，约100A至约200A，较佳为约160A，第一介电层22的材质包括 氧化硅、氮化硅、氮氧化硅、或其它适合的材料。
接下来，为了在高电压组件制作厚间隙壁，且避免在数组区12形成缺陷， 本发明将厚间隙壁的第二介电层分两阶段沉积。第二介电层第一阶段的沉积 (即第二介电层24a)请参照图2-图4，在基底10上形成第二介电层24a后，进 行选择性地移除，而只留下第三栅极堆栈20的第二介电层24a。
请参照图2，在形成第一介电层22之后，可透过例如化学气相沉积的方 法沉积第二介电层24a于第一介电层22上。第二介电层24a将与第一介电层 22及后续将再次沉积的第二介电层24b共同组成第三栅极堆栈20的间隙壁。 第二介电层24a的厚度可视所需的第三栅极堆栈20的间隙壁厚度、后续将再 次沉积的第二介电层24b的厚度、及数组区12中的高长宽比开口所能容忍的 厚度等来作调整。第二介电层24a的厚度以90纳米的工艺为例，约600A至 约IOOOA，较佳为约800A。第二介电层24a需选用不同于第一介电层22的材 质，以利于后续工艺中可选择性地移除第二介电层24a。第二介电层24a的材
7质在不同于第一介电层22的前提下，可包括氮化硅、氧化硅、氮氧化硅、或 其它适合的材料。举凡所有可选择性地移除其一的材料组合，皆可在不影响 组件操作下用以作为第一介电层及第二介电层。
如图3所示，在形成了第二电层24a后，可形成保护材料例如第一光阻 层26于第三栅极堆栈20上。在后续例如以蚀刻法移除第一栅极堆栈16及第 二栅极堆栈18上的第二介电层24a时，第一光阻层26可用以保护第三栅极 堆栈20上的第二介电层24a免于受到蚀刻移除。第一光阻层26的形成可包 括涂布光阻层于基底10上，并接着对光阻层进行曝光及显影工艺以形成仅覆 盖第三栅极堆栈20的第一光阻层26。然而，亦可使用其它的掩模层来替代第 一光阻层26。
接着，请参照图4，移除未受第一光阻层26所保护的第二介电层24a而 露出第一栅极堆栈16及第二栅极堆栈18上的第一介电层22。第二介电层24a 的移除可使用包括干式蚀刻法或湿式蚀刻法。由于第二介电层24a的材质与 第一介电层22不同，再配合以适合的移除工艺，可选择性地移除第二介电层 24a。例如当第一介电层22的材质是氧化硅，而第二介电层24a的材质是氮化 硅时，适合的干式蚀刻较佳是利用非等向性反应离子蚀刻法(anisotropicRIE)， 适合的蚀刻剂包括CHF4/02、 CF4/H2、 C2F6、 C3F8、 NF3、或前述的组合等。 适合的湿式蚀刻法包括使用热磷酸溶液(约150'C-约20(TC间)来蚀刻第二介电 层24a(氮化硅层)。接着，移除第三栅极堆栈20上的保护材料，例如显示于图 3的第一光阻层26。第一光阻层26的移除可以湿式剥除法或干式剥除法来进 行。湿式剥除法包括使用丙酮及芳香族等有机溶剂或硫酸及双氧水等无机溶 液来去除光阻。干式剥除法包括使用氧电浆来灰化(ashing)光阻，使光阻材料 反应成气态的CO、 C02、及1120等而去除。
接着进行第二介电层第二阶段的沉积(即第二介电层24b)。如图5所示， 在移除部分的第二介电层24a及第一光阻层26后，可以例如化学气相沉积的 方法再次形成第二介电层于基底10上(即第二介电层24b)。再次形成的第二介电层24b与第一介电层22将在后续工艺中共同组成第二栅极堆栈18的间隙壁。第二介电层24b的厚度可视第二栅极堆栈18所属的低电压组件的需求作调整，然仍不宜过厚以避免于数组区12中的高深宽比开口中形成缺陷，第二介电层24b的厚度以90纳米的工艺为例，约200A至约600A，较佳为约400A。
接着，如图6所示，回蚀刻(etchback)再次形成的第二介电层24b及第二介电层24a以露出第一栅极堆栈16、第二栅极堆栈18、及第三栅极堆栈20的顶部部分的第一介电层22。类似于图4中第二介电层24a的移除，由于第二介电层24b的材质与第一介电层22不同，再配合以适合的回蚀刻工艺，可选择性地移除第二介电层24b。较佳使用非等向性蚀刻来回蚀刻第二介电层24b，例如使用反应离子蚀刻法(RIE)，所用的蚀刻剂可视第二介电层24b的材质来选用。此外，由于第三栅极堆栈20先前受到第一光阻层26的保护而曾沉积了两次的第二介电层24a与24b，因此第三栅极堆栈20周围的第二介电层(24a与24b)的厚度大于第二栅极堆桟18周围的第二介电层(24b)。其中，第三栅极堆栈20周边的第二介电层24a与24b的总厚度以90纳米的工艺为例，约1000A至约1400A，较佳为约1200A。
请接着参照图7，可形成保护材料例如第二光阻层28于基底10上以保护周边区14中的第二介电层24。第二光阻层28可以相似于第一光阻层26的方法来形成。
如图8所示，在形成周边区14的保护材料(例如图7中的第二光阻层28)后，可使用例如干式蚀刻法或湿式蚀刻法来移除数组区12中的第二介电层24b。相似于前两次第二介电层24a或24b的移除，由于第二介电层24b的材质不同于第一介电层22，因此可选择性地移除数组区12中的第二介电层24b。
请接着参照图9，在移除第二光阻层28后，对第一介电层22进行回蚀刻工艺以露出第一栅极堆桟16、第二栅极堆栈18、及第三栅极堆栈20的上表面，而于第一栅极堆栈16、第二栅极堆栈18、及第三栅极堆栈20的侧壁分
9别形成第一间隙壁、第二间隙壁、及第三间隙壁。较佳使用非等向性蚀刻来
回蚀刻第一介电层22,例如使用反应离子蚀刻法(R正)，所用的蚀刻剂可视第一介电层22的材质来选用。其中，第一间隙壁的厚度大抵由第一介电层22的厚度决定，而第二间隙壁及第三间隙壁分别由第一介电层22及第二介电层(24b或24a与24b)共同组成。在本发明一实施例中，第二间隙壁及第三间隙壁是由第一介电层22及第二介电层(24b或24a与24b)共同组成的复合间隙壁(composite spacer),且其中第一介电层22是"L"型(如图9所示)。
接着可对基底10进行离子植入工艺以形成源极/漏极区。如图IO所示，以所形成的第一间隙壁、第二间隙壁、及第三间隙壁为掩模而对基底10进行离子植入工艺，分别于第一栅极堆栈16、第二栅极堆栈18、及第三栅极堆桟20的间隙壁两旁的基底10分别形成第一源极/漏极区16a、第二源极/漏极区18a、及第三源极/漏极区20a。
如上所述，本发明具有需多优点，例如本发明的实施例可于半导体结构中的不同组件周边，形成不同厚度的间隙壁。可借着不同厚度的间隙壁形成不同长度的信道(源极与漏极间的距离)或轻掺杂源极/漏极区以符合不同组件的需求。且透过分次沉积较薄的介电层来组合成较厚的间隙壁，可避免形成较厚的介电层时所产生的缺陷，例如因阶梯覆盖率不佳所产生的孔洞或悬突(overhang)等不利后续工艺的缺陷。且在本发明一实施例中，仅需两道掩模工艺便可形成三种厚度的间隙壁，可节省成本。
此技艺人士当可了解，半导体结构中的组件有许多种，自然其最佳的间隙壁厚度彼此不同，本发明的实施例描述形成能最佳化组件整体性能的三种厚度的间隙壁。本领域技术人员当可视需要在不脱离本发明精神下，形成三种以上厚度的间隙壁以符合个别半导体结构的需求。且亦可通过这些三种以上厚度的间隙壁来形成三种长度以上的信道区或轻掺杂源极/漏极区来最佳化半导体结构的运作。
虽然本发明已以数个较佳实施例揭露如上，然而并非用以限定本发明，
10任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求范围所界定的为准。
权利要求
1. 一种半导体结构的形成方法，该方法包括以下步骤提供一基底，该基底包括一数组区及一周边区，且该数组区中包括多个第一栅极堆栈，而该周边区中包括一低电压组件的第二栅极堆栈及一高电压组件的第三栅极堆栈；形成一第一介电层覆盖于所述第一栅极堆栈、该第二栅极堆栈、及该第三栅极堆栈的上方及侧壁；沉积一第二介电层于该第一介电层上；移除位于所述第一栅极堆栈及该第二栅极堆栈上的该第二介电层，而留下该第三栅极堆栈上的该第二介电层；再次沉积该第二介电层于所述第一栅极堆栈、该第二栅极堆栈、及该第三栅极堆栈上；回蚀刻该第二介电层，以露出该第一介电层；移除该数组区中的该第二介电层以露出该第一介电层；以及回蚀刻该第一介电层以露出所述第一栅极堆栈、该第二栅极堆栈、及该第三栅极堆栈的上表面，而于所述第一栅极堆栈、该第二栅极堆栈、及该第三栅极堆栈的侧壁分别形成一第一间隙壁、一第二间隙壁、及一第三间隙壁；其中该第三间隙壁的厚度大于该第二间隙壁，而该第二间隙壁的厚度大于该第一间隙壁。
2. 如权利要求1所述的半导体结构的形成方法，其中该第一介电层及该 第二介电层的材质选自下列的相异材料，包括氧化硅、氮化硅、或氮氧化硅。
3. 如权利要求1所述的半导体结构的形成方法，其中在移除位于所述第 一栅极堆栈及该第二栅极堆栈上的该第二介电层之前，还包括先形成一第一 光阻层以保护该第三栅极堆栈。
4. 如权利要求1所述的半导体结构的形成方法，其中在移除该数组区中 的该第二介电层以露出该第一介电层之前还包括先形成一第二光阻层以保护 该第二栅极堆栈及该第三栅极堆栈。
5. 如权利要求l所述的半导体结构的形成方法，其中该第一介电层的回 蚀刻将该第二间隙壁及该第三间隙壁中的该第一介电层蚀刻成L型。
6. 如权利要求1所述的半导体结构的形成方法，还包括以该第一间隙壁、 该第二间隙壁、或该第三间隙壁为掩模而对该基底进行一离子植入工艺以形 成至少一源极/漏极区。
全文摘要
一种半导体结构的形成方法，包括提供具有数组区及周边区的基底，数组区包括多个第一栅极堆栈，周边区包括低电压组件第二栅极堆栈及高电压组件第三栅极堆栈，形成第一介电层于基底上，沉积第二介电层于第一介电层，移除部分第二介电层而仅留第三栅极堆栈上的第二介电层，再次沉积第二介电层于基底上，回蚀刻第二介电层以露出第一介电层，移除数组区的第二介电层以露出第一介电层，以及回蚀刻第一介电层以露出各栅极堆栈上表面，而于各栅极堆栈侧壁分别形成第一间隙壁、第二间隙壁、及第三间隙壁，第三间隙壁厚度最大而第一间隙壁厚度最小。本发明的方法可于半导体结构中的不同组件周边，形成不同厚度的间隙壁。
文档编号H01L21/8234GK101465325SQ20071016000
公开日2009年6月24日 申请日期2007年12月20日 优先权日2007年12月20日
发明者廖修汉, 张怡君, 李崝嵘, 石信卿, 蒋汝平 申请人:华邦电子股份有限公司