专利名称：多柱体的可堆叠半导体封装构造的利记博彩app
技术领域：
本发明涉及一种半导体封装构造的立体堆叠技术，特别是涉及一种多 柱体的可堆叠半导体封装构造，可运用于高密度封装堆叠模组的架构
(Package- 0n- Package module, POP)。
背景技术：
随着电子产品的微小化发展趋势，印刷电路板的表面可以供设置半导 体封装构造的面积越来越小。因此，有一种半导体封装构造的立体堆叠技 术，是将复数个可堆叠半导体封装构造相互堆叠一起，成为封装堆叠模组 (Package-On-Package module, POP),以符合小型表面4妄合面积与高密度 元件设置的要求。然而，焊接缺陷在封装堆叠的接合过程中是一 大问题,封 装构造的微间距端子与端子之间的焊接界面更容易受到应力而产生断裂现 象，而导致电性断路。
富士通(Fujitsu)公司在美国专利第6476503号以及泰斯拉(Tessera) 公司在美国专利公开第2006/0138647号，各提出一种可以应用于封装堆叠 的微接触架构，利用柱状或针状的凸块焊接至焊料内。
请参阅图1所示，是现有习知的多个可堆叠半导体封装构造的截面示 意图。 一种现有习知的可堆叠半导体封装构造100，主要包含一晶片载体 110、 一晶片120以及复数个单柱凸块130。
该晶片载体110,具有一上表面111与一下表面112;其中，该上表面 Hl设有复数个转接垫113，该下表面112设有复数个外接垫114。
该晶片120,是设置该晶片载体110，并利用复数个焊线121通过该晶 片载体110的打线槽孔115电性连接至该晶片载体110，并以一封胶体140 密封该些焊线121。
该些单柱凸块130，是对应设置于该些外接垫114，连接在每一外接垫上 114上是一个单柱凸块130。
并且，利用焊料150,焊接至下方可堆叠半导体封装构造100的转接垫 113，藉以达到微接触的型态，可增加讯号接脚数(high pin count)，并可增 加走线面积，更可以缩小封装堆叠间隙(small POP stacking standoff)。
然而，对于应力的抵抗性会变得较为敏感，当应力产生在该些单柱凸 块130的焊接界面时，裂缝会沿着该些单柱凸块130的表面扩张，而导致 电性断路。此外，在封装堆叠时，应回焊上述焊料150，该焊料150变得具
有流动性，一旦该晶片载体110的翘曲或是压合力的不平均，该焊料150会 溢流扩散，导致该些单柱凸块130之间的微接触接点为桥接短路。
由此可见，上述现有的可堆叠半导体封装构造在结构与使用上，显然仍 存在有不便与缺陷，而亟待加以进一步改进。为解决上述存在的问题，相关 厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发 展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业 者急欲解决的问题。因此如何能创设一种新型的多柱体的可堆叠半导体封 装构造，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的可堆叠半导体封装构造存在的缺陷，本发明人基于 从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运 用，积极加以研究创新，以期创设一种新型的多柱体的可堆叠半导体封装构 造，能够改进一般现有的可堆叠半导体封装构造，使其更具有实用性。经过 不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价 值的本发明。
发明内容
本发明的主要目的在于，克服现有的可堆叠半导体封装构造存在的缺 陷，而提供一种新型的多柱体的可堆叠半导体封装构造，所要解决的技术 问题是使其每一外接垫上设置的凸块组是由复数个导体柱所组成，能够增 加焊料接合面积，达成较高的产品耐用度，非常适于实用。
本发明的另一目的在于，提供一种新型的多柱体的可堆叠半导体封装 构造，所要解决的技术问题是还能使凸块组的焊接界面形状复杂化，而可 以降低裂缝成长的可能，从而更加适于实用。
本发明的还一目的在于，提供一种新型的多柱体的可堆叠半导体封装 构造，所要解决的技术问题是使其每一外接垫上设置的凸块组具有焊料填 入间隙，可使焊料填入并收藏在凸块组内，即使基板倾斜或翘曲仍不会挤 压焊料导致桥接短路，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下的技术方案来实现的。依 据本发明提出的一种可堆叠半导体封装构造，其包含:一晶片载体，其具有 一上表面与一下表面，其中该上表面设有复数个第一垫，该下表面设有复 数个第二垫； 一晶片，其设置并电性连接至该晶片载体；以及复数个下凸 块组，其对应设置于该些第二垫，连接在每一第二垫上的下凸块组是由复 数个导体柱所组成，在同一下凸块组的相邻导体柱之间形成设有焊料填入 间隙。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的可堆叠半导体封装构造，其中所述的焊料填入间隙是由相邻导
体柱的顶面往底部收敛。
前述的可堆叠半导体封装构造，其中所述的同一下凸块组的导体柱是 为矩阵排列。
前述的可堆叠半导体封装构造，其中每一下凸块组包含一 中央导体柱 以及复数个周边导体柱。
前述的可堆叠半导体封装构造，其另包含有复数个上凸块组，其对应设 置于该些第一垫，连接在每一第一垫上的上凸块组是由复数个导体柱所组 成，在同一上凸块组的相邻导体柱之间形成设有焊料填入间隙。
前述的可堆叠半导体封装构造，其中所述的每一上凸块组的导体柱是 与纵向对应的下凸块组的导体柱为交错配置。
前述的可堆叠半导体封装构造，其中所述的该些上凸块组的相邻导体 柱的焊料填入间隙是与对应下凸块组的相邻导体柱的焊料填入间隙为相等 且垂直。
前述的可堆叠半导体封装构造，其中所述的晶片载体为 一多层印刷电路板。
前述的可堆叠半导体封装构造，其中所述晶片载体具有一打线槽孔，并 以复数个焊线通过该打线槽孔电性连接该晶片与该晶片载体。
前述的可堆叠半导体封装构造，其另包含有一封胶体，其形成于该打线 槽孔并突出于该下表面，以密封该些焊线。
前述的可堆叠半导体封装构造，其中所述的晶片的一主动面是贴设于 该晶片载体的该上表面。
前述的可堆叠半导体封装构造，其中所述的晶片的一背面是显露于该 晶 片载体的该上表面。
前述的可堆叠半导体封装构造，其中所述的晶片是设置于该晶片载体 的该下表面，该些下凸块组是排列于该晶片的侧边。
前述的可堆叠半导体封装构造，其中所述的晶片的一背面是显露于该 晶 片载体的该下表面。
前述的可堆叠半导体封装构造,其另包含有一热耦合元件，其形成于该 晶片的显露背面。
前述的可堆叠半导体封装构造,其另包含有一密封胶，其形成于该晶片 载体的该下表面。
前述的可堆叠半导体封装构造，其中所述的该些导体柱是具有顶窄底 宽的梯形截面。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了 达到上述目的，依据本发明一种多柱体的可堆叠半导体封装构造，主要包 含一晶片载体、 一晶片以及复数个下凸块组。该晶片载体具有一上表面与
一下表面，其中，该上表面设有复数个转接垫，该下表面设有复数个外接 垫。该晶片是设置并电性连接至该晶片载体。该些下凸块组是对应设置于 该些外接垫，连接在每一外接垫上的下凸块组是由复数个导体柱所组成，在 同 一下凸块组的相邻导体柱之间形成设有焊料填入间隙。
借由上述技术方案，本发明多柱体的可堆叠半导体封装构造至少具有
下列优点及有益效果
1 、本发明利用该些下凸块组增加了焊料的接合面积与接合形状复杂 度，能够达成较高的焊接可靠度，并降低了裂缝成长的可能。即使在应力作 用下，有其中一周边导体柱与焊料断裂，但只要是中央导体柱或其余导体 柱仍与焊料保持焊接，则不会有断裂断路的问题，提高了封装堆叠的产品 耐用度。因此，本发明藉由每一外接垫上设置的凸块组是由复数个导体柱 组成，能够增加焊料的接合面积，而可以达成较高的产品耐用度，非常适于 实用。
2 、本发明藉由每一上凸块组的导体柱是可与纵向对应的下凸块组的导 体柱为交错配置，具有齿接扣合的功效，而上凸块组的相邻导体柱的焊料 填入间隙，可与下凸块组的相邻导体柱的焊料填入间隙为等距且垂直，因 此，当该些可堆叠半导体封装构造相互堆叠，焊料连接对应的下凸块组与上 凸块组，具有更大的焊接面积与更复杂的焊接形状，而可增加封装堆叠产 品的焊接点可靠性，并能够防止焊料的溢流。因此，本发明还能使凸块组的 焊接界面形状复杂化，而可降低裂缝成长的可能，更加适于实用。
3、本发明的每一外接垫上设置的凸块组具有焊料填入间隙，可以使焊 料填入并收藏在凸块组内，即使基板倾斜或翘曲仍不会挤压焊料导致桥接 短;洛，/人而更加适于实用。
4 、本发明当复数个可堆叠半导体封装构造相互堆叠在 一 印刷电路板 上，可另包含有一热耦合元件，如导热介面物质或散热膏，其形成于该晶片 的显露背面，可热耦合至该印刷电路板或下方的可堆叠半导体封装构造的 晶片载体，而可均匀散热。每一可堆叠半导体封装构造还可另包含有一密 封胶，形成于该晶片载体的下表面，以密封该些焊料与该晶片，能够避免尘 埃落入或沉积在封装堆叠间隙，进而能够消除可能的污染或电性短路。
综上所述，本发明是有关于一种多柱体的可堆叠半导体封装构造，主要 包含一晶片载体、 一晶片以及复数个下凸块组。该晶片载体具有在上表面 的复数个转接垫以及在下表面的复数个外接垫。该晶片是设置并电性连接 至该晶片载体。该些下凸块组对应设置于该些外接垫，连接在每一外接垫 上的下凸块组是由复数个导体柱所组成，在同一下凸块组的相邻导体柱之 间形成设有焊料填入间隙。藉此，增加焊接面积与复杂化焊接界面形状，可 以达成较高的焊点耐用度并降低裂缝成长的可能。本发明具有上述诸多优
点及实用价值，其不论在产品结构或功能上皆有较大改进，在技术上有显著 的进步，并产生了好用及实用的效果，且较现有的可堆叠半导体封装构造 具有增进的突出功效，从而更加适于实用，诚为一新颖、进步、实用的新 设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。
图l是现有习知的多个可堆叠半导体封装构造的截面示意图。
图2是依据本发明第一具体实施例， 一种多柱体的可堆叠半导体封装构 造相互堆叠的截面示意图。
图3是依据本发明第一具体实施例，该可堆叠半导体封装构造的下凸块 组的立体示意图。
图4A与图4B是依据本发明第一具体实施例，在该可堆叠半导体封装构 造中 一下凸块组的复数个导体柱的顶面与底部比对示意图。
图5是依据本发明第二具体实施例，另一种多柱体的可堆叠半导体封装 构造相互堆叠的截面示意图。
图6是依据本发明第二具体实施例，该可堆叠半导体封装构造的上凸块 组对应下凸块组的导体柱错位关系的示意图。
图7是依据本发明第三具体实施例，复数个多柱体的可堆叠半导体封装 构造相互堆叠在一印刷电路板上的截面示意图。
10:印刷电路板100:可堆叠半导体封装构造
110:晶片载体111:上表面
112:下表面113:转接垫
114:外接垫115:打线槽孔
120:晶片121:焊线
130:单柱凸块140:封胶体
150:焊料200:可堆叠半导体封装构造
210:晶片载体211:上表面
212:下表面213:转接垫
214:外接垫215:打线槽孔
220:曰tt221:焊线
230:下凸块组231:中央导体柱
232:周边导体柱240:封胶体250:焊料300:可堆叠半导体封装构造
310:晶片载体311:上表面
312:下表面313:转接垫
314:外接垫320:晶片
321:焊线330:下凸块组
331:导体柱340:上凸块组
341:导体柱350:封胶体
360:焊料400:可堆叠半导体封装构造
410:晶片载体411:上表面
412:下表面413:第一垫
414:第二垫420:晶片
421:凸块430:下凸块组
431:导体柱440:封胶体
450:焊料460:热耦合元件
470:密封胶Sl:焊料填入间隙
S2:焊料填入间隙S3:焊料填入间隙
S4:焊料填入间隙
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的多柱体的可堆叠半导 体封装构造其具体实施方式
、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图 式较佳实施例的详细说明中将可清楚的呈现。通过具体实施方式
的说明，当
;了解，、然而所附图式仅是提:参考与说明之用，并非用来对本发明加以 限制。
依据本发明的第 一具体实施例，揭示一种多柱体的可堆叠半导体封装
构造。请参阅图2所示，是依据本发明第一具体实施例的一种多柱体的可 堆叠半导体封装构造相互堆叠的截面示意图，其是为两颗可堆叠半导体封 装构造200的堆叠组合，但是并不受限地，可以再往上堆叠更多颗可堆叠 半导体封装构造200,例如三颗、四颗或更多。每一可堆叠半导体封装构造 200，主要包含一晶片载体210、 一晶片220以及复数个下凸块组230。
该晶片载体210,可为 一多层印刷电路板，具有双面电性导通的结构。该 晶片载体210具有一上表面211与一下表面212，其中，该上表面211设有 复数个转接垫213，可作为该晶片载体210的第一垫，该下表面212设有复
数个外接垫214,可作为该晶片载体210的第二垫。
该晶片220，是设置并电性连接至该晶片载体210,例如，可以利用粘 晶材料将该晶片220的主动面贴设在该晶片载体210的该上表面211，再以 打线形成的焊线221将该晶片220的焊垫电性连接至该晶片载体210的内 接指(图未绘出)。
在本实施例中，该晶片载体210可具有一打线槽孔215,并以该些焊线 221通过该打线槽孔215电性连接该晶片220与该晶片载体210。该晶片220 的一背面则可显露于该晶片载体210的该上表面211。在不同实施例中，该 晶片220可利用凸块(图未绘出)覆晶接合至该晶片载体210,达到晶片设置 与电性连接的目的。
在本实施例的具体架构中，该可堆叠半导体封装构造200，可另包含有 一封胶体240，以压模或点胶方式，形成于该打线槽孔215并可突出于该下 表面212,以密封该些焊线221。
该些下凸块组230，是对应设置于该些外接垫214,即每一外接垫214上 连接有一下凸块组230。如图3所示，是依据本发明第一具体实施例该可堆 叠半导体封装构造的下凸块组的立体示意图。连接在每一外接垫214上的 下凸块组230，是由复数个导体柱231、 232所组成，在本实施例中，每一下 凸块组230可包含一中央导体柱231以及复数个周边导体柱232,利用该中 央导体柱231可以确保该些周边导体柱232的间隙不会过大，而与该中央 导体柱231达到等距微间隙。
该些导体柱231、 232，可为电镀形成的铜柱、打线形成的金柱、蚀刻 厚铜层所形成的铜柱、或其它金属柱体。较佳地，同一下凸块组230的导 体柱231、 232可为矩阵排列。
请参阅图4A与图4B所示，是依据本发明第一具体实施例，在该可堆 叠半导体封装构造中一下凸块组的复数个导体柱的顶面与底部比对示意
图。在同一下凸块组230的相邻导体柱231、 232之间是形成设有焊料填入 间隙S1或S2。其中，该焊料填入间隙Sl为相邻导体柱231、 232的顶面距 离；该焊料填入间隙S2为相邻导体柱231、 232的底部距离。较佳地，该焊 料填入间隙是可由相邻导体柱231、 232的顶面往底部收敛，即焊料填入间 隙Sl大于焊料填入间隙S2。藉由毛细现象，在回焊温度时可以将具有流动 性的焊料250填入并收藏在该些导体柱231、 232之间的焊料填入间隙Sl 与S2内，不会有受挤压往外溢流的问题。
该焊料250,其是焊接一较上方可堆叠半导体封装构造200的该些外接 垫214上的下凸块组230与较下方可堆叠半导体封装构造200的转接垫 213，达到半导体封装堆叠(POP)。因此，在本发明一具体结构中，该些导体柱 231、 232是具有顶窄底宽的梯形截面，如半圓锥体形或半方锥体形。依正
负光阻的选择与蚀刻液的调配可以利用过度曝光、不足曝光或不足蚀刻的
技术，以具体制成该些导体柱231、 232的形状。
通常该些焊料250是可为无铅焊剂，以锡96. 5%-4艮3%-铜0. 5°/。的焊料 而言，在到达回焊温度约摄氏217度以上，最高温约为摄氏245度时能产 生焊接的湿润性。而该些导体柱231、 232则是可为铜柱、金柱或是具有熔 点高于上述回焊温度的金属。
因此，利用该些下凸块组230增加了焊料250接合面积与接合形状复 杂度，能够达成较高的焊接可靠度，并降低裂缝(crack)成长的可能。即使 在应力作用下，有其中一周边导体柱232与焊料250断裂，但只要是中央 导体柱231或其余导体柱232仍与焊料250保持焊接，则不会有断裂断路 的问题，提高了封装堆叠(POP)的产品耐用度。
请参阅图5所示，是依据本发明第二具体实施例，另一种多柱体的可 堆叠半导体封装构造相互堆叠的截面示意图。依据本发明的第二具体实施 例揭示了另一种半导体封装堆叠装置，该可堆叠半导体封装构造300,主要 包含一晶片载体310、 一晶片320以及复数个下凸块组330,与第一实施例 大致相同。但是该可堆叠半导体封装构造300另还包含有复数个上凸块组 340。
该晶片载体310,具有一上表面311与一下表面312;其中，该上表面 311设有复数个转接垫313,该下表面312设有复数个外接垫314。
该晶片320，是设置并电性连接至该晶片载体310。
该些下凸块组330,是对应设置于该些外接垫314,连接在每一外接垫 上314的下凸块组330是由复数个导体柱331所组成，在同一下凸块组330 的相邻导体柱331之间是形成设有焊料填入间隙S3 (如图6所示)，以供焊料 360的填入与容藏。
请参阅图5及图6所示，图6是依据本发明第二具体实施例该可堆叠
些上凸块组;40是对应设置于ii些转接垫313,连接在每一^接垫313上的 上凸块组340是由复数个导体柱341所组成。在同一上凸块组340的相邻 导体柱341之间亦可形成设有焊料填入间隙S4。
较佳地，每一上凸块组340的导体柱341,是可与纵向对应的下凸块组 330的导体柱331为交错配置，具有齿接扣合的功效。而上凸块组340的相 邻导体柱341的焊料填入间隙S4，可与下凸块组330的相邻导体柱331的 焊料填入间隙S3为等距且垂直。因此，当该些可堆叠半导体封装构造300 相互堆叠，焊料360连接对应的下凸块组330与上凸块组340，具有更大的 焊接面积与更复杂的焊接形状，而可以增加封装堆叠产品(POP device)的 焊接点可靠性，并可防止焊料360的溢流。
请参阅图7所示，是依据本发明第三具体实施例，复数个多柱体的可 堆叠半导体封装构造相互堆叠在一印刷电路板上的截面示意图。本发明第
三具体实施例的复数个可堆叠半导体封装构造400相互堆叠在一印刷电路 板10上。该可堆叠半导体封装构造400，主要包含一晶片载体410、 一晶 片420以及复数个下凸块组430。
上述的晶片载体410，具有一上表面411与一下表面412;其中
该上表面411，设有复数个第一垫413,如转接垫。
该下表面412,设有复数个第二垫414,如外接垫。
上述的晶片420，在本实施例中，该晶片420具有复数个凸块421,利 用覆晶接合技术，该些凸块421能令该晶片420设置并电性连接至该晶片 载体410,并能以一如底部填充胶的封胶体440密封该些凸块421。
在本实施例中，该晶片420设置于该晶片载体410的该下表面412，即 该些下凸块组430是排列于该晶片420的侧边，故该晶片载体410的该上表 面411为平坦状，不易于碰伤该晶片420与该些下凸块组430。较佳地，该晶 片420的一背面是显露于该晶片载体410的该下表面412，以利于散热。
上述的该些下凸块组430，是对应设置于该些第二垫414，连接在每一第 二垫414上的下凸块组430是由复数个导体柱431所组成，在同一下凸块组 430的相邻导体柱431之间是形成设有焊料填入间隙，以捉附焊料450。
请再参阅图7所示，当复数个可堆叠半导体封装构造400相互堆叠在 一印刷电路板10上，较佳地，每一可堆叠半导体封装构造400可另包含有一 热耦合元件460，如导热介面物质(Thermal Interface Material, TIM)或散 热膏，其是形成于该晶片420的显露背面，可热耦合至该印刷电路板10或 下方的可堆叠半导体封装构造400的晶片载体410，以均匀散热。在一更详 细的具体结构中，每一可堆叠半导体封装构造400可以另包含有一密封胶 470，如底部填充胶，其形成于该晶片载体410的该下表面412,以密封该些 焊料450与该晶片420，避免尘埃落入或沉积在封装堆叠间隙(POP gap),消 除可能的污染或电性短;洛。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所 作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1、一种可堆叠半导体封装构造，其特征在于其包含一晶片载体，其具有一上表面与一下表面，其中该上表面设有复数个第一垫，该下表面设有复数个第二垫；一晶片，其设置并电性连接至该晶片载体；以及复数个下凸块组，其对应设置于该些第二垫，连接在每一第二垫上的下凸块组是由复数个导体柱所组成，在同一下凸块组的相邻导体柱之间形成设有焊料填入间隙。
2、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中所 述的焊料填入间隙是由相邻导体柱的顶面往底部收敛。
3、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中所 述的同 一下凸块组的导体柱是为矩阵排列。
4、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中每 一下凸块组包含一 中央导体柱以及复数个周边导体柱。
5、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其另包 含有复数个上凸块组，其对应设置于该些第一垫，连接在每一第一垫上的 上凸块组是由复数个导体柱所组成，在同 一上凸块组的相邻导体柱之间形 成设有焊料填入间隙。
6、 根据权利要求5所述的可堆叠半导体封装构造，其特征在于其中所 述的每一上凸块组的导体柱是与纵向对应的下凸块组的导体柱为交错配 置。
7、 根据权利要求5所述的可堆叠半导体封装构造，其特征在于其中所 述的该些上凸块组的相邻导体柱的焊料填入间隙是与对应下凸块组的相邻 导体柱的焊料填入间隙为相等且垂直。
8、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中所 述的晶片载体为 一多层印刷电路板。
9、 根据权利要求8所述的可堆叠半导体封装构造，其特征在于其中所 述的晶片载体具有一打线槽孔，并以复数个焊线通过该打线槽孔电性连接 该晶片与该晶片载体。
10、 根据权利要求9所述的可堆叠半导体封装构造，其特征在于其另包 含有一封胶体，其形成于该打线槽孔并突出于该下表面，以密封该些焊线。
11、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中所 述的晶片的一主动面是贴设于该晶片载体的该上表面。
12、 根据权利要求11所述的可堆叠半导体封装构造，其特征在于其中 所述的晶片的 一 背面是显露于该晶片载体的该上表面。
13、 根据权利要求1所述的可堆叠半导体封装构造，其特征在于其中所 述的晶片是设置于该晶片载体的该下表面，该些下凸块组是排列于该晶片 的侧边。
14、 根据权利要求13所述的可堆叠半导体封装构造,其特征在于其中 所述的晶片的一背面是显露于该晶片载体的该下表面。
15、 根据权利要求14所述的可堆叠半导体封装构造，其特征在于其另 包含有一热耦合元件，其形成于该晶片的显露背面。
16、 根据权利要求13所述的可堆叠半导体封装构造，其特征在于其另 包含有一密封胶，其形成于该晶片载体的该下表面。
17、 根据权利要求1所述的可堆叠半导体封装构造,其特征在于其中所 述的该些导体柱是具有顶窄底宽的梯形截面。
全文摘要
本发明是有关于一种多柱体的可堆叠半导体封装构造，主要包含一晶片载体、一晶片以及复数个下凸块组。该晶片载体具有在上表面的复数个转接垫以及在下表面的复数个外接垫。该晶片是设置并电性连接至该晶片载体。该些下凸块组对应设置于该些外接垫，连接在每一外接垫上的下凸块组是由复数个导体柱所组成，在同一下凸块组的相邻导体柱之间形成设有焊料填入间隙。本发明藉由上述结构，增加焊接面积与复杂化焊接界面形状，可以达成较高的焊点耐用度并降低裂缝成长的可能。另外，本发明藉由每一外接垫上设置的凸块组具有焊料填入间隙，可使焊料填入并收藏在凸块组内，即使基板倾斜或翘曲仍不会挤压焊料导致桥接短路，非常适于实用。
文档编号H01L23/488GK101355070SQ20071013635
公开日2009年1月28日 申请日期2007年7月24日 优先权日2007年7月24日
发明者范文正 申请人:力成科技股份有限公司