专利名称：用于制造半导体器件的方法
技术领域：
本发明总的来说涉及一种用于制造半导体器件的方法；更具体 地说，涉及一种用于形成半导体器件的连接插塞触点(LPC)的方法。
背景技术：
举例而言，在诸如动态随机存取存储(DRAM)器件等包括晶体管 及电容器的高度集成的半导体器件中，连接插塞触点用于半导体基板 的掺杂区域、位线以及存储节点之间的电连接。在包括栅极的字线之间的空间中，以导电膜填充与半导体基板 的掺杂区域相邻的空间，以形成连接插塞触点，该连接插塞触点与位 线触点以及存储节点触点连接。为了形成这种连接插塞触点，在半导体基板上的栅极的侧壁上 形成用于使栅极与连接插塞触点之间绝缘的栅极间隙壁。接着将层间绝缘膜沉积在整个表面上且进行平坦化。接着，通常借助于自对准接触(SAC)蚀刻工序蚀刻层间绝缘膜， 以形成露出半导体基板的连接插塞触点孔。接着在连接插塞触点孔之上沉积用于连接插塞触点的导电膜(例如，多晶硅膜)，以形成连接插塞触点。接着执行平坦化工序，以使彼此相邻的连接插塞触点隔开。 在半导体器件中不断提高的集成度已经造成连接插塞触点孔的尺寸逐渐縮小。于是，接触电阻增大，这造成器件失效以及器件特性 劣化。在增大触点尺寸的尝试中，可以在形成连接插塞触点孔时执行 湿式蚀刻工序作为后清洗工序。然而，使连接插塞隔开的层间绝缘膜可能会由于湿式蚀刻工序 中使用的蚀刻液体而损耗。此外，更多的层间绝缘膜可能会在前清洗
工序中损耗，其中该前清洗工序在以导电膜填充连接插塞触点孔之前 执行，这造成在连接插塞之间形成桥接。发明内容本发明提供一种用于制造半导体器件的方法，包括如下步骤 在半导体基板之上形成多个间隔开的栅极，并且形成填充所述栅极之 间的空间的层间绝缘膜；选择性地蚀刻相邻栅极之间的层间绝缘膜， 以形成连接插塞触点孔；形成填充所述连接插塞触点孔的第一连接插 塞；在所述栅极之上形成缓冲介电膜；以及形成与所述第一连接插塞 电连接的第二连接插塞。在一个示例性实施例中，在形成所述栅极的步骤之后，优选的 是，在所述栅极的侧壁上以及所述半导体基板之上形成栅极间隙壁。 此外，优选的是，所述层间绝缘膜包括厚度优选地为3000A-80OOA 的硼磷硅酸盐玻璃(BPSG)膜。优选的是，在以下条件下蚀刻所述层间绝缘膜500-2000W的 功率范围，10mT-150mT的压力范围，以及包含选自 一个群组的气体 的氛围，所述群组包括诸如CH4等羟基碳、诸如CHF3等羟基氟碳、 02、 N2、诸如C4F6等碳氟化合物、Ar、及其混合物。在另一个示例性实施例中，在形成所述连接插塞触点孔的步骤之后，利用包含硫酸(H2S04)与过氧化氢(H202)的混合物的缓冲氧化蚀刻剂(BOE)溶液来执行湿式清洗工序。在另一个示例性实施例中，在所述湿式清洗工序之后，在包含 选自一个群组的等离子气体的氛围中在所产生的界面上执行后处理， 所述群组包括诸如NF3等氮氟化合物、02、 He、及其混合气体。在另一个示例性实施例中，所述缓冲介电膜成形为保护所述层 间绝缘膜免于遭受所述湿式清洗溶液的损害。优选的是，所述缓冲介电膜包括厚度优选地在300A-1500A范围 内的未掺杂硅酸盐玻璃(USG)膜、或等离子增强四乙基正硅酸盐 (PE-TEOS)膜。在另一个示例性实施例中，在形成所述缓冲介电膜的步骤之后
执行湿式清洗工序。
优选的是，所述第二连接插塞包括厚度在1000A-3000A范围内
的多晶硅。
于是，通过在连接插塞触点之下形成第一连接插塞，并且以如
下方式形成具有悬挂结构的缓冲介电膜，即缓冲介电膜覆盖露出的
栅极的每个端部的顶部以及侧壁并且与第一连接插塞相接触，本发明 的用于制造半导体器件的方法可以用于避免由后续湿式清洗工序中 的清洗溶液所造成的层间绝缘膜的损耗。
根据下面的说明将能够更好地理解本发明。此外，可以认识到， 可以通过各种手段实现本发明的各种目的及优点。
图la至图lc是横截面图，示出根据本发明优选实施例的一种 用于制造半导体器件的方法的各步骤。
具体实施例方式
下面将参考附图详细描述本发明的优选实施例，使得本领域技 术人员可以容易地实施本发明。
图la至图lc是逐步示出根据本发明优选实施例的一种用于制 造半导体器件的方法的横截面图，其中每幅图中的(a)是横截面图， 而(b)是侧视图。
参照图la，在设置有限定有源区的器件隔离膜(未显示)的半导 体基板IO之上形成栅极介电膜(未显示)。
接着，在栅极介电膜之上依次形成栅极多晶硅层(未显示)、栅极 钨层(未显示)、以及栅极硬掩模层(未显示)。
这里，栅极多晶硅层优选的是以500A-2000A范围内的厚度而形 成，栅极钨层优选的是以500A-1500A范围内的厚度而形成，栅极硬 掩模层优选的是以1000A-3000A范围内的厚度而形成。
尽管未在图中示出，但是优选的是，在栅极多晶硅层之上形成 阻障金属层。在该情况下，可以以优选地100A-500A范围内的厚度
形成优选地由Ti/WN/TiN构成的叠层结构。
接着，在栅极硬掩模层之上形成第一硬掩模层(未显示)以及第一 光阻(未显示)。
第一硬掩模层优选的是非晶碳层。
接着利用栅极掩模(未显示)将第一光阻曝光并显影，以形成第 一光阻图案(未显示)。
利用第一光阻图案作为掩模，蚀刻第一硬掩模层、栅极硬掩模 层、栅极钨层、以及栅极多晶硅层，以形成第一硬掩模层图案(未显 示)、栅极硬掩模层图案12c、栅极钨层图案12b、以及栅极多晶硅层 图案12a。
这里，优选的是在以下条件下蚀刻栅极硬掩模层100-1500W 的功率范围，lmT-20mT(毫托)的压力范围，以及包含诸如CH4等羟 基碳、诸如CHF3等羟基氟碳、02、 Ar、 SF6、或其混合物的气体氛 围。
此外，优选的是在以下条件下蚀刻栅极钨层10-1500W的功率 范围，2mT-20mT的压力范围，以及包含诸如NF3等氮氟化合物、Cl2、 02、 N2、 He、或其混合物的气体氛围。
除去第一光阻图案及第一硬掩模层图案，以完成包括栅极多晶 硅层图案12a、栅极钨层图案12b、以及栅极硬掩模层图案12c的栅 极12的形成。
在所产生的结构的整个上表面上形成氮化膜(未显示)，并且实施 包括借助于任何适当手段进行蚀刻与清洗的间隙壁处理，以形成栅极 间隙壁14。
接着，在所产生的结构的整个上表面上形成层间绝缘膜16。
层间绝缘膜16优选的是厚度在3000A-8000A范围内的硼磷硅酸 盐玻璃(BPSG)膜。
执行平坦化工序，直到栅极硬掩模层图案12c露出为止，以使 得层间绝缘膜16为平坦的。
优选的是，借助于化学机械抛光(CMP)方法来实施该平坦化工序。
接着在层间绝缘膜16之上依次形成第二硬掩模层(未显示)以及 第二光阻(未显示)。
第二硬掩模层优选的是非晶碳层。
利用连接插塞触点掩模(未显示)将第二光阻曝光并显影，以形 成第二光阻图案18。
参照图lb，利用第二光阻图案18作为掩模而蚀刻第二硬掩模层 及层间绝缘膜16，以形成第二硬掩模层图案(未显示)以及连接插塞触 点孔20。
这里，优选的是在以下条件下蚀刻层间绝缘层16: 500-2000W 的功率范围，10mT-150mT的压力范围，以及包含CF4、诸如CH4等 羟基碳、诸如CHF3等羟基氟碳、02、 N2、诸如QF6等碳氟化合物、 Ar、或其混合物的气体氛围。
除去第二光阻图案及第二硬掩模层图案，接着执行第一湿式清 洗工序。
优选的是，利用包含硫酸(H2S04)与过氧化氢(H202)的混合物的
BOE(缓冲氧化蚀刻剂)溶液来执行该第一湿式清洗工序。
于是，在蚀刻层间绝缘膜16时所产生的聚合物被除去，并且连
接插塞触点孔20的宽度得以增大。
接着，在所产生的界面上执行后处理，以除去任何残留的聚合物。
优选的是，利用诸如NF3等氮氟化合物、02、 He、或其混合物 的等离子气体来实施该后处理。
接着，优选的是借助于选择性的外延生长(SEG)方法在连接插塞 触点孔20的下部形成第一连接插塞22。
第一连接插塞22用作阻障层，用于避免在后续的第二湿式清洗 工序中层间绝缘膜16的损耗。
形成具有悬挂结构的缓冲介电膜24,其覆盖露出的栅极12的每 个端部的顶部以及侧壁，并且与第一连接插塞22接触。
这里，缓冲介电膜24成形为保护层间绝缘膜16免于遭受湿式 清洗溶液的损害。
这里，缓冲介电膜24用作阻障层，用于避免在后续的第二湿式 清洗工序中层间绝缘膜16的损耗，并且优选的是，包括厚度优选地
在300A-1500A范围内的未掺杂硅酸盐玻璃(USG)膜、或等离子增强
四乙基正硅酸盐(PE-TEOS)膜。
参照图lc，接着执行第二湿式清洗工序，以除去所有残留物。 第一连接插塞22及缓冲介电膜24避免蚀刻溶液渗入层间绝缘
膜16，因而层间绝缘膜16不会损耗。
可以借助于该第二湿式清洗工序来除去缓冲介电膜。 接着采用导电膜填充连接插塞触点孔20，以形成第二连接插塞
26,由此完成连接插塞28的形成。
此时，导电膜优选的是厚度在1000A-3000A范围内的多晶硅。 接着，将导电膜的上部平坦化，同时与其相邻的连接插塞28分隔开。
如上所述，通过在连接插塞触点之下形成第一连接插塞，并且 以如下方式形成具有悬挂结构的缓冲介电膜，即缓冲介电膜覆盖露 出的栅极的每个端部的顶部以及侧壁并且与第一连接插塞相接触，这 里公开的用于制造半导体器件的方法可以有利地用于避免由后续湿 式清洗工序中的清洗溶液所造成的层间绝缘膜的损耗。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于在此所述的沉积、蚀刻、抛光 以及图案化步骤的类型，本发明也不限于任何特定类型的半导体器 件。例如，本发明可以应用于动态随机存取存储(DRAM)器件或非易 失性存储器件中。在阅读本发明的公开内容之后明显可知的其它增 加、减少或修改都落在所附权利要求书的范围内。
本申请要求2006年12月26日提交的韩国专利申请 No.10-2006-0134077的优先权，该韩国专利申请的全部内容以引用的方 式并入本文。
权利要求
1. 一种用于制造半导体器件的方法，包括如下步骤在半导体基板之上形成多个间隔开的栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；选择性地蚀刻相邻栅极之间的层间绝缘膜，以形成连接插塞触点孔；形成填充所述连接插塞触点孔的第一连接插塞；在所述栅极之上形成缓冲介电膜；以及形成与所述第一连接插塞电连接的第二连接插塞。
1. 一种用于制造半导体器件的方法，包括如下步骤 在半导体基板之上形成多个间隔开的栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；选择性地蚀刻相邻栅极之间的层间绝缘膜，以形成连接插塞触点孔；形成填充所述连接插塞触点孔的第一连接插塞； 在所述栅极之上形成缓冲介电膜；以及 形成与所述第一连接插塞电连接的第二连接插塞。
2. 根据权利要求1所述的方法，还包括如下步骤 在形成所述栅极的步骤之后，在所述栅极的侧壁上以及所述半导体基板之上形成栅极间隙壁。
3. 根据权利要求1所述的方法，其中，所述层间绝缘膜包括厚度为3000A-8000A的硼磷硅酸盐玻璃 (BPSG)膜。
4. 根据权利要求1所述的方法，还包括在以下条件下蚀刻所述层间绝缘膜500W-2000W的功率范围， 10mT-150mT的压力范围，以及包含选自 一个群组的气体的氛围，所 述群组包括CF4、诸如CH4等羟基碳、诸如CHF3等羟基氟碳、02、 N2、诸如0^6等碳氟化合物、Ar、及其混合物。
5. 根据权利要求1所述的方法，还包括如下步骤 在形成所述连接插塞触点孔的步骤之后，利用湿式清洗溶液来执行湿式清洗工序。
6. 根据权利要求5所述的方法，包括利用包括硫酸(H2S04)与过氧化氢(H202)的混合物的缓冲氧化蚀刻剂(BOE)溶液来执行所述湿式清洗工序。
7. 根据权利要求5所述的方法，还包括如下步骤在所述湿式清洗工序之后，利用选自一个群组的等离子气体执行后处理，所述群组包括诸如NF3等氮氟化合物、02、 He、及其 混合气体。
8. 根据权利要求5所述的方法，其中，所述缓冲介电膜成形为保护所述层间绝缘膜免于遭受所述湿式 清洗溶液的损害。
9. 根据权利要求1所述的方法，其中，所述缓冲介电膜具有悬挂结构，以使得所述缓冲介电膜与所述 第一连接插塞相接触。
10. 根据权利要求1所述的方法，其中， 所述缓冲介电膜具有在300A-1500A范围内的厚度。
11. 根据权利要求1所述的方法，其中，所述缓冲介电膜是未掺杂硅酸盐玻璃(USG)膜、或等离子增强四 乙基正硅酸盐(PE-TEOS)膜。
12. 根据权利要求l所述的方法，还包括如下步骤 在形成所述缓冲介电膜的步骤之后，执行湿式清洗工序。
13. 根据权利要求1所述的方法，其中， 所述第二连接插塞包括多晶硅。
14. 根据权利要求l所述的方法，其中， 所述第二连接插塞具有在1000A-3000A范围内的厚度。
15.根据权利要求1所述的方法，还包括 借助于选择性的外延生长方法来形成所述第一连接插塞。
全文摘要
本发明公开一种用于制造半导体器件的方法。通过增大连接插塞触点孔并且避免在湿式清洗工序中由清洗溶液引起绝缘膜的损耗，所述方法能够在不损耗将连接插塞隔开的绝缘膜的情况下增大连接插塞的尺寸，并且可以有利地用于降低接触电阻。所述制造半导体器件的方法包括如下步骤在半导体基板之上形成栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；选择性地蚀刻所述层间绝缘膜，以形成连接插塞触点孔；优选地通过选择性的外延生长方法来形成填充所述连接插塞触点孔的第一连接插塞；在所述栅极之上形成具有悬挂结构的缓冲介电膜；以及在所述第一连接插塞之上形成第二连接插塞作为导电膜。
文档编号H01L21/768GK101211821SQ20071013015
公开日2008年7月2日 申请日期2007年7月20日 优先权日2006年12月26日
发明者李在煐, 黄昌渊 申请人:海力士半导体有限公司