集成电路的结构的利记博彩app

文档序号:7233322阅读:189来源:国知局
专利名称:集成电路的结构的利记博彩app
技术领域
本发明有关于一种集成电路的结构及其制造方法,且特别有关于一种用以连接半导体装置与金属化(metallization)层的接触插塞(contactplug)的 形成方法。
背景技术
在现代的集成电路中,在半导体基底上形成半导体装置,且各半导体装 置可通过金属化层互相连接,而金属化层通过接触插塞互联线至半导体装 置。并且,外部接触焊盘(externalpad)可通过接触插塞连接至半导体装置。图l示出了现有的插塞,此插塞连接半导体装置与金属化层。在半导体 基底2上方形成用以代表半导体装置的晶体管4。在半导体装置上方形成层 间介电层(ILD) 10。在层间介电层10中形成接触插塞6,接触插塞6可连 接晶体管4的源极与漏极区14及栅极16至金属化层8的金属线7。 一般而 言,接触插塞6的形成方法包括在层间介电层10中形成开口,接着在开口 中填入钨插塞,之后实施单镶嵌(damascene)工艺以形成金属化层8。随着集成电路的微縮化,现有的接触插塞6存在一些缺点。当水平尺寸 持续縮小,例如接触插塞6的宽度W,层间介电层10的厚度T并不会与接 触插塞6的宽度W等比率的减少。因此,接触插塞6的深宽比(aspectratio) 将持续增加。缺乏适当的微縮化产生了很多问题。举例而言,接触插塞6的 顶部宽度W通常大于底部宽度W',由于光学邻近效应(optical proximity effect)及蚀刻工艺的控制不精确,接触插塞6的上角落可能会縮短。较高的 深宽比也导致难以控制接触开口底部轮廓(profile),如此,将产生不可预 期的电路性能降低(degradation),甚至是元件失败。因此,目前亟需一种新颖的接触插塞结构及其形成方法,以便解决上述 问题。发明内容有鉴于此,本发明提供一种集成电路的结构,包括半导体基底;金属 化层,在该半导体基底上方;第一介电层,在该半导体基底与该金属化层之 间;第二介电层,在该半导体基底与该金属化层之间,其中该第二介电层在 该第一介电层上方;以及接触插塞,其具有上部及下部,该上部在该第二介 电层中,该下部在该第一介电层中,其中该接触插塞电连接该金属化层中的 金属线,且在该上部与该下部之间的界面,该接触插塞是不连续的。如上所述的集成电路的结构,其中该接触插塞的上部的底部表面与下部 的顶部表面具有不同的断面尺寸。如上所述的集成电路的结构,其中该接触插塞的上部包括铜填入物,该 接触插塞的下部包括钨填入物,该接触插塞的上部还包括扩散阻挡层,该扩 散阻挡层在该铜填入物与该第二介电层之间,且该扩散阻挡层在该铜填入物 与该钨填入物之间。如上所述的集成电路的结构,其中该第二介电层的介电常数小于该第一 介电层的介电常数。如上所述的集成电路的结构,其中该接触插塞的上部的电阻系数小于下 部的电阻系数。如上所述的集成电路的结构,其中该接触插塞的上部与该金属线形成双 镶嵌结构。如上所述的集成电路的结构,其中该接触插塞的上部与该金属线形成单 镶嵌结构。如上所述的集成电路的结构,其中该接触插塞的上部的厚度约介于该接 触插塞的高度的1/2至2/3之间。如上所述的集成电路的结构,其中还包括半导体装置,在该半导体基 底的表面,其中该接触插塞接触该半导体装置及该金属线。如上所述的集成电路的结构,其中还包括蚀刻停止层,在该第一介电 层与该第二介电层之间,且毗连该第一介电层与该第二介电层。本发明还提供一种集成电路的结构,包括半导体基底;金属化层,在 该半导体基底上方;第一介电层,在该半导体基底与该金属化层之间; 一第 二介电层,在该半导体基底与该金属化层之间,且该第二介电层在该第一介电层上方;以及接触插塞。其中该接触插塞包括下部,在该第一介电层之 中;上部,在该第二介电层之中,其中该上部电连接至该金属化层中的金属 线;扩散阻挡层,在该接触插塞的该下部及该上部之间,且毗连该下部及该 上部。如上所述的集成电路的结构,其中该扩散阻挡层在该接触插塞的上部与 该第二介电层之间。如上所述的集成电路的结构,其中该接触插塞的上部的厚度约介于该接触插塞的高度的1/2至2/3之间。本发明还提供一种集成电路的结构,包括半导体基底;半导体装置, 在该半导体基底的表面;蚀刻停止层,在该半导体装置上方;第一介电层, 在该蚀刻停止层上方;第一接触插塞,在该第一介电层中且接触该半导体装 置;以及双镶嵌结构。其中该双镶嵌结构包括第二接触插塞,连接至该第 一接触插塞,其中该第二接触插塞在第二介电层之中;第三介电层,在该第 二介电层上方;以及金属线,在该第三介电层之中,其中该金属线及该第二 接触插塞为连续地互联线。本发明可以有效地解决接触插塞与较高的深宽比有关的问题,并可以降 低寄生电容。


图1示出现有的插塞;图2至图9示出本发明第一实施例的剖面图; 图10至图13示出本发明第二实施例的剖面图; 图14示出本发明实施例的应用。其中,附图标记说明如下-2 半导体基底; 4 晶体管;6 接触插塞; 7 金属线;8 金属化层; 10 层间介电层;14 源/漏极区; 16 栅极;20 基底; 22 区域; 24 蚀刻停止层; 26 层间介电层;28 介电抗反射涂布层;30 光刻胶层;32 接触开口;34 接触插塞;36 接触衬层;38 填入物;40 蚀刻停止层;42 介电层;42, 第一部分介电层;422 第二部分介电层;44 蚀刻停止层;48 介电抗反射涂布层50 光刻胶层;52 介层开口;54 高分子材料;58 光刻胶层;60 沟槽开口 ;62 扩散阻挡层;64 接触插塞;66 金属线;70 蚀刻停止层;72 层间介电层;74 介电抗反射涂布层;76 光刻胶层;78 接触开口;100 晶体管;W、 W,、 Wl、 W2 宽度;T、 Tl、 T2、 T3、 T4 厚度;Ml 底部金属化层。
具体实施方式
以下将介绍根据本发明所述的优选实施例。必须说明的是,本发明提供 了许多可应用的发明概念,所公开的特定实施例仅是说明实现与使用本发明 的特定方式,不可用以限制本发明的范围。本发明实施例提供一种新颖的堆叠(stacked)接触插塞结构,以下将说 明优选实施例的中间阶段工艺,并且各种优选实施例将在以下进行讨论。在 各图中或各实施例中,相似的符号标示相似的元件。图2至图9示出本发明第一实施例的剖面图。请参照图2,提供基底20, 基底20优选为半导体基底。基底20可包括单晶半导体材料,例如硅,或者, 基底20可包括具有m A族、IV A族及V A族元素的化合物材料。区域22 标示半导体装置,区域22将与后续形成的接触插塞接触。区域22可为晶体 管的源极区或漏极区(或其对应的硅化区)、电阻(resistor)的接触焊盘或 硅化(silicide)区。或者,区域22可为形成在基底20上方的接触区,例如板或对应的硅化区。在基底20及区域22上方形成蚀刻停止层(etch stop layer, ESL) 24。 在实施例中,ESL24可包括氮化硅;在其它实施例中,ESL24包括其他适 用的介电材料,例如氮氧化硅、碳氧化硅、碳化硅或其他类似材料。ESL24 的厚度Tl以小于约600埃(A)为优选,且约介于200埃至600埃为最优选。在ESL24上方形成层间介电层(ILD) 26。在实施例中,ILD26的厚度 T2约小于300纳米(nm),且约小于200纳米为优选。优选者,ILD 26的 介电常数(k值)约小于4。 ILD 26的材料可包括磷硅玻璃(PSG)、未掺 杂的氧化硅或其他适用的ILD材料。形成光刻胶层30及抗反射涂布(anti-reflective coating, ARC)层(非必 要的)以图案化ILD 26及ESL 24。在实施例中,在介电抗反射涂布(dielectric anti-reflective-coating, DARC)层28上方形成光刻胶层30,接着,图案化 光刻胶层30。在另一实施例中,在光刻胶层30上方可形成顶部抗反射涂布 (top anti-reflective-coating, TARC)层(图中未示出)。图3至图4示出接触开口 32的形成以及在接触开口 32中填入填入物。 如图3所示,通过非等向性蚀刻法去除部分的DARC 28及ILD 26,以形成 接触开口32。接着,经由接触开口 32去除暴露部分的ESL24,以暴露接触 开口32下方的区域22。之后,如图4所示,形成下部接触插塞34。优选者, 下部接触插塞34包括接触衬层36及填入物38,下部接触插塞34的形成可 先在接触开口 32的底部及侧壁上形成接触衬层36,接着,在接触开口 32中 填入填入物38。接触衬层36可包括氮化钛(TiN),其厚度以约小于50埃 为优选。填入物38可包括钨,或者填入物38可为其它导电材料,例如铝、 铝铜、铜或其它类似材料。图5至图9示出本发明实施例的双镶嵌(dual damascene)工艺。在ILD 26及接触插塞34上形成蚀刻停止层(ESL) 40。 ESL 40可包括氮氧化硅、 碳氧化硅、碳化硅或其它类似材料。ESL 40的厚度T3以小于约600埃为优 选,且约介于200埃至600埃为更优选。在ESL 40上方形成介电层42,介电层42包括第一部分介电层42,及第 二部分介电层422。在实施例中,第一部分介电层42i及第二部分介电层422 可包括相同的材料,且第一部分介电层42,及第二部分介电层422为连续的层。在另一施例中,第一部分介电层42,及第二部分介电层422可为相同或 不同的材料,并且可在第一部分介电层42t与第二部分介电层422之间形成 ESL44 (非必要的)。优选地,第一部分介电层42i具有低介电常数,举例 而言,可小于3.5,但不限于此。第一部分介电层42,可包括磷硅玻璃(PSG)、 未掺杂的氧化硅、氟硅玻璃(FSG)、掺杂碳的氧化硅、有机低介电常数介 电质或其组合。优选地,第一部分介电层42,的介电常数小于ILD26的介电 常数。第一部分介电层42,的厚度T4约介于厚度T2、 T3及T4总合的1/2 至2/3之间,其中T2、 T3及T4的总厚度等于目前工艺技术所想要的ILD厚 度。在一个例子中,第一部分介电层42!的厚度T4以约介于1000埃至2500 埃为优选。介电层42的形成方法可包括旋转涂布法(spin on)、化学气相 沉积法(CVD)或其它适用方法。接着,形成DARC48及光刻胶层50。图6示出本发明实施例的介层(via)开口 52的形成。首先,利用非等 向性蚀刻法去除介电层42并且停止于ESL40,以形成介层开口52。之后, 去除光刻胶层50。请参照图7,在介层开口 52中填入高分子材料(polymer) 54。接着, 形成光刻胶层58并进行图案化,由此定义底部金属化层中金属线的图案。 图8示出沟槽开口 60的形成,举例而言,利用蚀刻法形成沟槽(trench)开 口 60,其中沟槽开口 60的宽度约小于65纳米。在实施例中,ESL 44形成 在第一部分介电层42t与第二部分介电层422之间,且ESL 44可在形成沟槽 开口 60的工艺中作为蚀刻停止层。可利用时间方式(time mode)控制沟槽 开口 60至所需要的深度。以上说明的实施例采用介层洞优先(via first)方法,在介层洞优先的方 法中,在沟槽开口 60形成之前先形成介层开口 52。在另一实施例中,则可 采用沟槽优先(trench first)方法,其中在形成介层开口 52之前先形成沟槽 开口60。本领域技术人员可了解对应的工艺步骤。请参照图9,在介层开口52及沟槽开口60中形成扩散阻挡层62。优选 地,扩散阻挡层62包括Ti、 Ta、 TiN、 TaN或其它类似材料。接着,在介层 开口52及沟槽开口60中填入导电材料,例如铜或铜合金。之后,进行化学 机械研磨(CMP)以去除多余的材料。留下的导电材料形成上部接触插塞64 及金属线66。优选地,上部接触插塞64及金属线66的电阻系数(resistivity)小于下部接触插塞34。如图9中所示出的结构,金属线66及第二部分介电 层422形成底部金属化层,而可被称为M1。上部金属插塞64及下部金属插 塞34的组合则分别形成接触插塞的上部及下部。图10至图13系示出本发明第二实施例的剖面图,其中利用单镶嵌工艺 形成上部接触插塞及底部金属化层Ml。第二实施例的起始步骤实质上与图2 至图4相同。接着,请参照图10,依序形成ESL 70、 ILD72、 DARC 74及 光刻胶层76, ESL 70及ILD 72的厚度分别与图5中的T3及T4大致上相同 为优选。ILD 72可包括实质上与第一部分介电层42,(请参照图9)相同的 材料。之后,图案化光刻胶层76。请参照图11,形成接触开口 78以暴露下部接触插塞34。接触开口 78 的宽度W2可大于、等于或小于下部接触插塞34的宽度Wl,宽度Wl及 W2皆小于约50纳米为优选。请参照图12,在接触开口 78中填入导电材料 以形成上部接触插塞,导电材料可包括接触衬层82及填入物84。接触衬层 82可包括与接触衬层36相同的材料或与扩散阻挡层62 (如图9所示)相同 的材料,而填入物84可包括与填入物38相同的材料或与金属线66 (如图9 所示)相同的材料。接着,如图13所示,通过单镶嵌工艺形成金属化层86,其中金属线88 形成在介电层94的沟槽中。优选地,各个金属线88包括扩散阻挡层90及 铜线92。可在介电层94与ILD72之间形成ESL96。图14示出本发明实施例的应用,其中堆叠接触插塞连接至晶体管100 的源极区与漏极区。图14与图9中类似的符号标记类似的元件。接触插塞 的下部34电连接至区域22,区域22可包括源极、漏极及栅电极。堆叠接触 插塞的上部64堆叠在下部34上方。金属线66形成在金属化层Ml中且连接 至接触插塞64。必须注意的是,不论接触插塞的上部是利用单镶嵌或双镶嵌工艺形成, 接触插塞的上部及下部在界面(interface)之处是不连续的。如此的不连续 是由于扩散阻挡层62 (如图9所示)或接触衬层82 (如图13所示)。其次, 接触插塞的上部及下部的材料可能是不同的。再者,即使用以形成接触插塞 的上部及下部的光刻胶掩模具有相同的尺寸,由于接触插塞及介层洞是渐尖 的(tapered),因此在接触插塞的上部及下部的界面处,接触插塞的上部及下部的断面(cross sectional)尺寸可能是不同的,如图14所示。本发明的实施例具有多个优点。由于实施例中的接触插塞可区分为下部 与上部,因此接触插塞的下部与上部的深宽比明显地小于通过一个步骤形成 的接触插塞。举例而言,接触插塞的高度约为3500埃且宽度约为400埃, 则其深宽比约为8.75。当接触插塞的厚度约为3500埃的一半,则其深宽比 可降低至约4.4。与较高的深宽比有关的问题,例如上角落的縮短及底部轮 廓控制的困难可由此减少或消除。本发明实施例的另一优点是降低寄生(parasitic)电容。由于接触插塞可 分为上部及下部,各个接触插塞与其相邻插塞之间的寄生电容可分割为平行 连接的上部电容与下部电容。由于利用相比现有ILD而言具有较小介电常数 的介电材料形成接触插塞的上部,因此上部电容可由此减少,接触插塞与相 邻接触插塞之间的整体电容进而减少。虽然本发明已以多个优选实施例公开如上,然其并非用以限制本发明, 本领域技术人员在不脱离本发明的精神和范围内,当可作些许变更与修饰, 因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1. 一种集成电路的结构,包括半导体基底;金属化层,在该半导体基底上方;第一介电层,在该半导体基底与该金属化层之间;第二介电层,在该半导体基底与该金属化层之间,其中该第二介电层在该第一介电层上方;以及接触插塞,其具有上部及下部,该上部在该第二介电层中,该下部在该第一介电层中,其中该接触插塞电连接该金属化层中的金属线,且在该上部与该下部之间的界面,该接触插塞是不连续的。
2. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部的底部 表面与下部的顶部表面具有不同的断面尺寸。
3. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部包括铜 填入物,该接触插塞的下部包括钨填入物,该接触插塞的上部还包括扩散阻 挡层,该扩散阻挡层在该铜填入物与该第二介电层之间,且该扩散阻挡层在 该铜填入物与该钨填入物之间。
4. 如权利要求1所述的集成电路的结构,其中该第二介电层的介电常数 小于该第一介电层的介电常数。
5. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部的电阻 系数小于下部的电阻系数。
6. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部与该金 属线形成双镶嵌结构。
7. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部与该金 属线形成单镶嵌结构。
8. 如权利要求1所述的集成电路的结构,其中该接触插塞的上部的厚度 约介于该接触插塞的高度的1/2至2/3之间。
9. 如权利要求1所述的集成电路的结构,还包括半导体装置,在该半导体基底的表面,其中该接触插塞接触该半导体装 置及该金属线。
10. 如权利要求l所述的集成电路的结构,还包括蚀刻停止层,在该第一介电层与该第二介电层之间,且毗连该第一介电 层与该第二介电层。
11. 一种集成电路的结构,包括 半导体基底;金属化层,在该半导体基底上方;第一介电层,在该半导体基底与该金属化层之间;第二介电层,在该半导体基底与该金属化层之间,且该第二介电层在该 第一介电层上方;以及 接触插塞,其包括下部,在该第一介电层之中;上部,在该第二介电层之中,其中该上部电连接至该金属化层中的金属线;扩散阻挡层,在该接触插塞的下部及上部之间,且毗连该下部及该上部。
12. 如权利要求11所述的集成电路的结构,其中该扩散阻挡层在该接触 插塞的上部与该第二介电层之间。
13. 如权利要求11所述的集成电路的结构,其中该接触插塞的上部的厚 度约介于该接触插塞的高度的1/2至2/3之间。
14. 一种集成电路的结构,包括 半导体基底;半导体装置,在该半导体基底的表面; 蚀刻停止层,在该半导体装置上方; 第一介电层,在该蚀刻停止层上方;第一接触插塞,在该第一介电层中且接触该半导体装置;以及 双镶嵌结构,其包括第二接触插塞,连接至该第一接触插塞,其中该第二接触插塞在一 第二介电层之中;第三介电层,在该第二介电层上方;以及金属线,在该第三介电层之中,其中该金属线及该第二接触插塞为 连续地互联线。
全文摘要
本发明提供一种集成电路的结构,其包括半导体基底;金属化层,在该半导体基底上方;第一介电层,在该半导体基底与该金属化层之间;第二介电层,在该半导体基底与该金属化层之间,其中该第二介电层在该第一介电层上方;以及接触插塞,其具有上部及下部,该上部在该第二介电层中,该下部在该第一介电层中,其中该接触插塞电连接该金属化层中的金属线,且在该上部与该下部之间的界面,该接触插塞是不连续的。本发明可以有效地解决接触插塞与较高的深宽比有关的问题,并可以降低寄生电容。
文档编号H01L23/522GK101246873SQ20071012865
公开日2008年8月20日 申请日期2007年7月9日 优先权日2007年2月13日
发明者万文恺, 余振华, 叶震南, 姚志翔, 郑价言 申请人:台湾积体电路制造股份有限公司
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