专利名称：半导体器件的金属线及其制造方法
技术领域：
本发明一般涉及半导体器件，更具体涉及半导体器件的金属线及其 制造方法，其可以用于快闪存储器件的位线形成过程。
背景技术：
随着快闪存储器集成的逐渐增加，器件的尺寸也减小。近年来， 由于位线的节距非常小，因此位线之间的快闪存储器负载电容非常高。 具体地，在节距小于单元的节距的页面緩冲器中，位线之间的负载电 容非常高。因此，由于相邻位线之间的干扰，发生单元电流以及运行 速度的降低.而且，由于位线的节距降低，会发生相邻位线粘附在一 起的位线桥连现象。
发明内容
因此，本发明解决上述问题，并且公开一种半导体器件的金属线及 其制造方法，其中偶数位线和奇数位线形成在不同层上，以便在偶数位 线和奇数位线之间产生阶梯并且增加偶数位线和奇数位线之间的距离， 从而减少位线之间的负载电容并防止位线间桥连。
在本发明的一个方面，提供了一种半导体器件的金属线，包括形 成在半导体衬底上并通过第一绝缘层彼此绝缘的接触塞；形成在第一绝 缘层中并连接属于奇数组和偶数组之一的接触塞的第 一接触塞的多个第
一沟槽；形成在第一沟槽内并连接第一接触塞的第一金属线；形成在第
一金属线和第一绝缘层上的多个第二沟槽，所述多个第二沟槽包括连接
属于奇数组和偶数组中另一个的接触塞的笫二接触塞的第二绝缘层；以 及形成在第二沟槽内并连接第4触塞的笫二金属线。
接触塞可以包括NAND快闪存储器件的漏极接触塞并且可以排列成
线。
第一金属线可以包括NAND快闪存储器件的奇数位线，而第二金属 线可以包括偶数位线。作为替代方案，第一金属位线可以包括偶数位线， 而第二金属线可以包括奇数位线。
第一金属线和第二金属线可以连接多个页面緩冲器。 第一接触塞的高度和第一金属线的高度总和可以和第二接触塞的高 度相同。
在本发明的另一个方面，提供了一种半导体器件的金属线，包括 在半导体衬底上形成并通过第一绝缘层彼此绝缘的接触塞；在第一绝缘
层中形成并连接属于奇数组和偶数组中之一的接触塞的第 一接触塞的多 个第一金属线；在属于接触塞的奇数组和偶数组中另一个的第二接触塞 上形成的多个导电层；在第一金属线和导电层之间的第一绝缘层上形成 的第二绝缘层，以及在第二绝缘层上形成并电连接导电层的多个第二金 属线。
导电层可以从第一接触塞上延伸至第一绝缘层上并且具有宽于第一 接触塞的宽度。
在本发明的又一实施方案中，提供了一种形成半导体器件的金属线 的方法，包括提供其中形成有通过第一绝缘层绝缘的接触塞的半导体 村底，在第一绝缘层中形成连接属于奇数组和偶数组之一的接触塞的第 一接触塞的第一沟槽，在第一沟槽内形成第一金属线，在包括第一金属 线的第 一绝缘层上形成第二绝缘层，在第二绝缘层中形成第二沟槽使得 属于奇数组和偶数组中另一个的接触塞的第二接触塞故暴露，以及在第 二沟槽中形成第二金属线。
在本发明的又一实施方案中，提供了一种形成半导体器件的金属线 的方法，包括提供其中形成有通过第一绝缘层绝缘的接触塞的半导体 衬底；在属于奇数组和偶数组中之一的接触塞的第一接触塞上形成导电 层，和在第一绝缘层上形成连接属于奇数组和偶数组中另一个的第二接 触塞的第一金属线；在导电层和第一金属线之间的笫一绝缘层上形成第 二绝缘层；以及在第二绝缘层上形成连接导电层的第二金属线。
图1A至图1F表示图解说明根据本发明实施方案的快闪存储器件的
制造方法的截面图2是根据本发明另一实施方案的快闪存储器件的平面图3A是沿图2的线A-A'获得的快闪存储器件的截面图3B是沿图2的线B-B'获得的快闪存储器件的截面图3C是沿图2的线C-C，获得的快闪存储器件的截面图；以及
图4A至图4D是示出在图2的单元区域内形成快闪存储器件的位线
的方法的截面图.
具体实施例方式
现在，将参照附图描述根据本发明的具体实施方案。
图1A至图1F是示出根据本发明一实施方案的快闪存储器件的 制造方法的截面透视参照图1A，在半导体衬底101上形成半导体元件、隔离层103 和快闪存储单元105。每一快闪存储单元105包括随道绝缘层105a、 浮动栅105b、介电层105c、控制栅105d和硬掩模105e。在NAND 快闪存储器件中，存储单元阵列具有其中顺序形成有漏极选择晶体 管、多个快闪存储单元105和源极选择晶体管的串结构。选择晶体 管可以具有与快闪存储单元105相同的结构，但与快闪存储单元不 同之处在于，浮动栅和控制栅电连接。结区107j形成在快闪存储单 元105之间的半导体衬底101中。漏极107d和源极(未示出)形成 在串结构的两侧。漏极107d成为漏极选择晶体管的漏极。
在其中形成有上述半导体元件的半导体衬底101上形成第一绝 缘层109。第一绝缘层109可以由氧化物层例如高密度等离子体 (HDP)氧化物层形成。接触孔在第一绝缘层109的特定区域中形 成。导电层形成在第一绝缘层109上，以填充接触孔。蚀刻导电层， 以使其保留在接触孔内，从而形成接触塞lll。导电层的蚀刻过程可 以通过化学机械抛光(CMP)工艺或回蚀工艺来实施。接触塞111 可以成为NAND快闪存储器件中的漏极接触塞。
在上文中，在形成漏极接触塞111之前，可以在NAND快闪存 储器件中形成源极接触塞。这种技术在NAND快闪存储器件中已经 已知，因此将不再详细描述。
参照图1B，在后续过程中形成位线。根据排列顺序，位线可以 分为奇数位线和偶数位线。蚀刻其中将形成奇数位线的区域的接触 塞111和第一绝缘层109，以形成第一沟槽113。每一第一沟槽113 的深度决定在后续过程中将形成的奇数位线的高度。因此，当形成 厚奇数位线时，第一沟槽113较深地形成，并且当形成薄奇数位线 时，第一沟槽113较浅地形成。在上面的过程中，接触塞lll和第一
在形成第二i槽U3^蚀刻ili中，可以使用光刻胶图案(未示 出)作为蚀刻掩模，在所述光刻胶图案中限定将形成奇数位线的区 域。同时，为了形成第一沟槽113，必须蚀刻接触塞lll和第一绝缘 层109。因此，通过在其中接触塞111和第一绝缘层109可以分别或 同时被蚀刻的蚀刻条件下实施蚀刻过程来形成第一沟槽113。控制蚀 刻选择性的技术在本领域已经是已知的，因此将不再详细描述。
上面已经描述了一起蚀刻接触塞111和第一绝缘层109。然而， 将形成奇数位线的区域的第一绝缘层109可以被蚀刻，以形成第一 沟槽113。在这种情况下，虽然第一绝缘层109被蚀刻，但如果该第 一沟槽113被导电材料填充，则导电材料会与接触塞111接触。因此， 可以获得与在蚀刻接触塞111时相同的效果或结果。
参照图1C，导电层形成在第一绝缘层109上，以填充第一沟槽 113。蚀刻导电层，以使该导电层保留在第一沟槽113内。因此，在 第一沟槽113中形成第一金属线115(在下文中，称作"奇数位线")。 导电层的蚀刻过程可以通过CMP工艺或回蚀工艺来实施。
参照图1D，第二绝缘层117形成在其中形成有奇数位线115的 半导体村底101上。第二绝缘层117由氧化物层或氮化物层形成， 并且可以由具有小于氧化物层或氮化物层的介电常数的材料形成。
参照图1E，蚀刻其中将形成偶数位线的区域的第二绝缘层117,
以形成第二沟槽119。不同于其中形成第一沟槽的情况，第二沟槽 119可以通过蚀刻第二绝缘层117形成。第二沟槽119的深度决定在 后续过程中将形成的偶数位线的高度。因此，当形成厚偶数位线时， 较深地形成第二沟槽119，而当形成薄偶数位线时，较浅地形成第二 沟槽119。
参照图1F，导电层形成在第二绝缘层117上，4吏得第二沟槽119 被填充。蚀刻导电层，以使其保留在第二沟槽119内。因此，第二 金属线121 (在下文中，称作"偶数位线")形成在第二沟槽119中。 导电层的蚀刻过程可以通过CMP工艺或回蚀工艺来实施。
用于奇数位线的导电层和用于偶数位线的导电层可以通过使用 相同的材料来形成，例如钨、铜、铝、钛或铂。或者，用于奇数位 线和偶数位线的导电层可以由上述材料中不同的材料形成。而且， 奇数位线和偶数位线的位置可以转换。即，偶数位线可以在第一沟 槽中形成，而奇数位线可以在第二沟槽中形成。
如上所述，通过在奇数位线和偶数位线之间形成阶梯，可以减 少位线之间的负载电容。换句话说，假定下位线的高度为h，下位线 之间的距离为c，下位线和上位线之间的距离为a，，以及当不存在台 阶时位线之间的距离为a，建立以下方程。
方程]_
<formula>formula see original document page 9</formula>如方程l，随着位线之间的距离a，增加，位线之间的电容可以降 低。而且，随着距离增加，位线之间桥连的发生可以被最小化。
下面将描述根据本发明另一个实施方案制造快闪存储器件的金 属线的方法。
图2是根据本发明另一个实施方案的快闪存储器件的平面图。 图3A是沿图2的线A-A'获得的快闪存储器件的截面图。图3B是沿 图2的线B-B'获得的快闪存储器件的截面图。图3C是沿图2的线 C-C'获得的快闪存储器件的截面图。
参照图2，多个位线排列在具有单元区域和页面緩冲区域的半导
体衬底201上。根据排列顺序，位线可以分为位于奇数位置的奇数 位线和位于偶数位置的偶数位线。
参照图2和图3A，奇数位线包括导电层213a (在下文中，称作 "第一下位线")和第二金属线217 (在下文中，称作"上位线")。 第一下位线213a连接单元区域中的漏核^接触塞211a并在一个方向 (页面緩冲器方向)延长。然而，第一下位线213a并不延伸到页面 緩冲区域。上位线217形成在不同于第一下位线213a的层的层上并 连接第一下位线213a和页面緩冲区域的导电层213b。
第一下位线213a通过在半导体衬底201上形成的第一绝缘层 209而与单元区的半导体衬底201绝缘，并且通过在第一绝缘层209 中形成的接触塞211a而电连接在单元区中形成的底层结构(例如， 漏极)。同时，接触塞211b在页面緩冲区域的第一绝缘层209内形 成。使用与第一下位线213a相同的材料形成的导电层213b形成在 接触塞211b及其相邻的第一绝缘层209上。上位线217连接导电层 213b和第一下位线213a,由此电连接单元区的快闪存储单元和页面 緩冲器。
参照图2和图3B,位于偶数位置的偶数位线形成在与第一下位 线(参照图3A的213a)相同的平面上，并且包括电连接单元区的 存储单元和页緩冲器的第一金属线213c (在下文中，称作"第二下 位线")。
第二下位线213c通过第一绝缘层209与半导体衬底201绝缘。 第二下位线213c通过在第一绝缘层209内形成的接触塞211c电连接 在在单元区中形成底层结构(例如，漏极)，并且还通过在第一绝缘 层209内形成的接触塞211d电连接在页面緩冲区域中形成底层结
构o
此外，第二绝缘层(参照图3A的215)形成在其中未形成有第 一和第二下位线213a和213c以及导电层213b的第一层间绝缘层 209上。第二绝缘层215可以由氧化物层或氮化物层形成。
根据上面构造的本发明，相邻位线不是在相同的平面上形成，
而是在不同的平面上形成。因此，可以延伸位线之间的距离，尤其 是具有较小节距的页面緩冲区域中位线之间的距离。
参照图3C,假定在相同的平面上形成有位线的现有技术中，位 线之间的距离为"a"，第二下位线213c的高度为h，本发明的半导 体器件中位线之间的距离"a，"为a， = V(""2)。因此，a， = V(""2) 大于"a",因此位线之间的距离延长。
上述构造的半导体器件的制造方法如下。
图4A至图4D是示出在图2的单元区域中形成快闪存储器件的 位线的方法的截面透视图。
参照图4A，在半导体衬底201上形成半导体元件例如隔离层203 和快闪存储单元205。在快闪存储单元205之间的半导体衬底201 中形成结区域207j 。在串结构的两端形成漏极207d和源^L(未示出)。 漏极207d成为漏极选择晶体管的漏极。第一绝缘层209形成在其中 形成有半导体元件的半导体衬底201上。以与参照图1A所描述的相 同的方式来实施该制造方法。
参照图2和图4B,导电材料层形成在包括接触塞211a至211c 的第一绝缘层209上，然后图案化。因此，连接漏极接触塞211c的 偶数位线213c在偶数位线区域中形成。偶数位线213c延伸到页面 緩冲区域，并连接在页面緩冲区域中形成的接触塞211b。偶数位线 213c还通过接触塞211b电连接页面緩冲器。此外，部分导电层保留 在奇数位线区，使得形成连接漏极接触塞211a的下位线213a。下位 线213a在单元区中形成，并且向页面緩冲区域延伸，其方式使得下 位线213a的宽度宽于漏极接触塞211a的宽度。
参照图4C，第二绝缘层215填充在偶数位线213c和下位线213a 之间。第二绝缘层215形成在半导体衬底201上，使得偶数位线213c 和下位线213a被完全覆盖。实施CMP工艺直到偶数位线213c和下 位线213a被暴露，以使第二绝缘层215保留在偶数位线213c和下 位线213a之间。第二绝缘层215可以由氧化物层或氮化物层形成， 并且可以由介电常数低于氧化物层或氮化物层的材料形成。
参照图3A和图4D，导电层217形成在包括下位线213a的第二 绝缘层215上，然后图案化。图案化导电层217，以4吏其延伸直到页 面緩冲区域，并且连接页面緩冲区域的导电层213b，该导电层213b 没有连接偶数位线。因此，形成包括下位线213a和导电层217的奇 数位线。
在上述的实施方案中，已经描述了其中奇数位线包括下位线 213a和导电层217以及偶lt位线213c由单层形成的实例。然而，应 该注意，奇数位线可以由单层形成，并且偶数位线可以包括下位线 213a和导电层217。
此外，已经用实例描述了其中形成快闪存储器件的位线的情况。 然而，应该注意，由于金属线被密集地形成，因此上述过程也可以 用于在金属线之间具有窄间隙的半导体器件的制造过程。在这种情 况下，位线相当于普通金属线。
如上所述，本发明可以具有以下优点。
第一，由于偶数位线和奇数位线形成在不同层上，因此在偶数 位线和奇数位线之间产生阶梯。因此，可以增加偶数位线和奇数位 线之间的间隙，可以降低位线之间的负载电容，并且可以防止位线 之间的桥连。
第二，由于防止了偶数位线和奇数位线之间的相互干扰，因此
可以防止单元电流和运行速度的降低。
第三，由于不必形成金属层，因此可以减少工艺步骤的数目。 虽然已参照具体实施方案进行了前述描述，但应该理解，在不
背离本发明和所附权利要求的精神和范围的情况下，本领域普通技
术人员可以对本发明进行各种变化和修改。
权利要求
1.一种半导体器件的金属线，包括接触塞，所述接触塞在半导体衬底上形成并通过第一绝缘层彼此绝缘；多个第一沟槽，所述多个第一沟槽在所述第一绝缘层中形成并连接属于所述接触塞的奇数组和偶数组之一的第一接触塞；第一金属线，所述第一金属线在所述第一沟槽内形成并连接所述第一接触塞；多个第二沟槽，所述多个第二沟槽在所述第一金属线和所述第一绝缘层上形成并且包括连接属于所述接触塞的所述奇数组和偶数组中另一个的第二接触塞的第二绝缘层；和第二金属线，所述第二金属线在所述第二沟槽内形成并连接所述第二接触塞。
2. 根据权利要求1的金属线，其中所述接触塞包括NAND快闪存储器 件的漏极接触塞并且被排列成线。
3. 根据权利要求1的金属线，其中所述第一金属线包括NAND快闪存 储器件的奇数位线并且所述第二金属线包括偶数位线，或者所述第一 金属线包括所述偶数位线并且所述第二金属线包括所述奇数位线。
4. 根据权利要求l的金属线，其中所述第一金属线和所述第二金属线 连接多个页面緩冲器。
5. 根据权利要求l的金属线，其中所述第一接触塞的高度和所述第一 金属线的高度的总和与所述第二接触塞的高度相同。
6. —种半导体器件的金属线，包括接触塞，所述接触塞在半导体衬底上形成并通过第一绝缘层彼 此绝缘；多个第一金属线，所述多个第一金属线在所述第一绝缘层中形 成并连接属于所述接触塞的奇数组和偶数组之一的第 一接触塞；多个导电层，所述多个导电层在属于所述接触塞的所述奇数组 和偶数组中另 一个的第二接触塞上形成；第二绝缘层，所述第二绝缘层形成在所述第一金属线和所述导 电层之间的所述第一绝缘层上；和多个第二金属线，所述多个第二金属线在所述第二绝缘层上形成 并电连接所述导电层。
7. 根据权利要求6的金属线，其中所述接触塞包括NAND快闪存储器 件的漏极接触塞并且被排列成线。
8. 根据权利要求6的金属线，其中所述第一金属线包括NAND快闪存 储器件的奇数位线并且所述第二金属线包括偶数位线，或者所述第一 金属线包括所述偶数位线并且所述第二金属线包括所述奇数位线。
9. 根据权利要求6的金属线，其中所述第一金属线和所述第二金属线 连接多个页面緩沖器。
10. 根据权利要求6的金属线，其中所述导电层从所述第一接触塞上 延伸至所述第一绝缘层上并且具有宽于所述第一接触塞的宽度。
11. 一种形成半导体器件的金属线的方法，包括提供半导体衬底，在所述半导体衬底中形成有通过第 一绝缘层 绝缘的接触塞；在所述第一绝缘层中形成连接属于所述接触塞的奇数组和偶 数组之一的第一接触塞的第一沟槽；在所述第一沟槽内形成第一金属线；在包括所述第 一金属线的所述第 一绝缘层上形成第二绝缘层； 在所述第二绝缘层中形成第二沟槽，以暴露属于所述接触塞的 所述奇数组和所述偶数组中另一个的第二接触塞；和 在所述第二沟槽中形成笫二金属线。
12. 根据权利要求ll的方法，其中所述接触塞包括NAND快闪存储器 件的漏极接触塞并且被排列成线。
13. 根据权利要求ll的方法，其中所述第一金属线包括NAND快闪存 储器件的奇数位线并且所述第二金属线包括偶数位线，或者所述第一 金属线包括所述偶数位线并且所述第二金属线包括所述奇数位线。
14. 根据权利要求ll的方法，其中所述笫一接触塞的高度和所述第一 金属线的高度的总和与所述第二接触塞的高度相同.
15. 根据权利要求ll的方法，其中所述多个快闪存储单元形成在所述 半导体衬底中。
16. —种形成半导体器件的金属线的方法，包括提供半导体衬底，在所述半导体衬底中形成有通过第 一绝缘层 绝缘的接触塞；在所述第一绝缘层上，在属于所述接触塞的奇数组和偶数组之 一的第一接触塞上形成导电层，和形成连接属于所述奇数组和所述偶 数组中另一个的第二接触塞的第一金属线；在所述导电层和所述第一金属线之间的所述第一绝缘层上形 成第二绝缘层；和在所述第二绝缘层上形成连接所述导电层的第二金属线。
17.根据权利要求16的方法，其中所述接触塞包括NAND快闪存储器 件的漏极接触塞并且被排列成线。
18. 根据权利要求16的方法，其中所述第 一金属线包括NAND快闪存 储器件的奇数位线并且所述第二金属线包括偶数位线，或者所述第一 金属线包括所述偶数位线并且所述第二金属线包括所述奇数位线。
19. 根据权利要求16的方法，其中所述导电层从所述第一接触塞上延 伸至所述第 一绝缘层上并且具有宽于所述第 一接触塞的宽度。
20. 根据权利要求16的方法，其中多个快闪存储单元形成在所述半导 体衬底中。
全文摘要
一种半导体器件的金属线，包括接触塞、多个第一沟槽、第一金属线、多个第二沟槽以及第二金属线。所述接触塞形成在半导体衬底上并通过第一绝缘层彼此绝缘。多个第一沟槽形成在第一绝缘层中并连接接触塞的第一接触塞。第一金属线形成在第一沟槽内并连接第一接触塞。多个第二沟槽形成在第一金属线和第一绝缘层上，并且包括连接接触塞的第二接触塞的第二绝缘层。第二金属线形成在第二沟槽内并连接第二接触塞。
文档编号H01L21/70GK101101904SQ20071012841
公开日2008年1月9日 申请日期2007年7月5日 优先权日2006年7月5日
发明者李东奂, 洪韺玉 申请人:海力士半导体有限公司