专利名称：具有减小的电阻的埋置位线的利记博彩app
技术领域：
本发明涉及一种用于存储单元阵列的具有减小的电阻的埋置 位线及其制造方法。
背景技术：
半导体存储单元技术发展的一个主要目标是降低存储单元的 尺寸，以增加它们在半导体晶片上的密度，从而降低每位(bit)的 成本。然而，当按比例缩小包括埋置位线的存储单元时，其埋置位 线的才黄截面也相应地减小，导致它们的电阻不期望地增大。因此， 强烈期望具有减小的电阻的埋置位线以及其制造方法。
发明内容
本发明特别提出 一种具有减小的电阻的埋置位线及其制造方 法。根据本发明，存储单元阵列包括多个存储单元，每一个存储单
每一条位线均包括掺杂半导体区以及形成在掺杂半导体区内的导 电区，其中，导电区包括与掺杂半导体区不同的組成物质，导电区 由沿对应的位线的方向排列的多个存储单元中的至少两个存储单 元来共享。
通过存储单元阵列实现本发明实施例的优点，其中，存储单元 阵列包括多个闪存单元，每一个闪存单元均包括由对应的位线所限
定的源才及区和漏才及区，每一条位线均包括半导体衬底内的摻杂半导 体区以及直接形成在掺杂半导体区上的导电区，其中，导电区由沿 对应的位线的方向排列的多个存^f诸单元中的至少两个存储单元共享。
附图是为了进一步理解本发明，其包括在本说明书中并构成本 说明书的一部分。附图示出了本发明的实施例，并且与描述部分一 起用于i兌明本发明的原理。通过参考以下详细描述更好地了解本发 明，所以将会容易地理解本发明的其他实施例和本发明的许多预期 优点。附图中的元件不一定相对于彼此按比例绘制。相似的参考标 号表示相应的类4以部件。
图1A至图1H示出了说明根据本发明第一实施例的在制造具 有减小的电阻的闪存单元的埋置位线过程中的连续工艺步骤的示 例性截面图。
图2A至图2E示出了才艮据本发明又一实施例的具有减小的电阻 的闪存单元的埋置位线制造过程中的连续工艺步骤的示例性截面图。
具体实施例方式
根据本发明，存储单元阵列包括多个存储单元，每一个存储单 元均包括由半导体衬底内的对应的位线所限定的源极区和漏极区， 每一条位线均包括掺杂半导体区以及形成在掺杂半导体区内的导 电区，其中，导电区包括与掺杂半导体区不同的组成物质，导电区
由沿着对应的位线的方向排列的多个存储单元中的至少两个存储
单元共享。^尤选;也，沿着^"应的4立线连续》也形成导电区。然而，也
可以断续i殳置。
关于4参杂半导体区和导电区之间的组成物质的不同可能是由 于导电区的某一成分，在掺杂半导体区内部不存在该成分。掺杂半 导体区与导电区直4妄进行电^娄触。例如，可沿着限定阵列的列和《亍
定位多个存〗诸单元。例如，可沿着4亍或列配置位线。
进一步有利地，掺杂半导体区包括至少一个掺杂半导体分区。
在掺杂半导体区包括多个掺杂半导体分区的情况下，可考虑到对存 储单元电特性的影响的总的结分布使这些分区最优化。例如，每一 条埋置位线都可作为存储单元(其包括位于埋置位线左侧的沟道 区)的源才及区/漏4及区，以及作为又一存4诸单元(其包括位于位线右 侧的沟道区)的源4及区/漏才及区。
根据本发明的又一方面，导电区包括相对于掺杂半导体区侧壁 的横向隔离以及相对于掺杂半导体区的底侧的垂直隔离，导电区延 伸至半导体衬底的表面。可通过导电区设置与掺杂半导体区的电接 触，例如，导电区通过衬底表面直接连接至接触窗插入物。
才艮据特定的优选实施例，导电区包括石圭化物。由于所知的石圭化 物与掺杂硅相比较低的电阻率，所以与专门由掺杂半导体分区形成
的^f立线相比，可以实JE见电阻的显著降小。
特别有利的是，导电区包括CoSb。进一步有利的是，CoSb是 单晶的或多晶的。
才艮据本发明的又一实施例，导电区包括以欧姆/平方为单位的薄 层电阻，其至少是摻杂半导体区的薄层电阻的五分之一。因此，即
使当将埋置位线按比例缩小到更小的特征大小，也可以实现埋置位 线的适当电阻。
才艮据本发明的一个实施例，^是出了一种形成闪存单元阵列的埋
置位线的方法，该方法包括设置半导体衬底，其包括形成在半导 体衬底表面上的介电叠层、形成在介电叠层上的导电层、以及形成 在导电层上的盖层的结构；在该结构中形成沟槽以露出半导体衬底 的一部分；在该结构和半导体衬底的露出部分上形成至少一个中介 层；在至少一个中介层上形成至少一个金属层；实施至少一个退火 步骤以通过至少一个中介层将来自至少一个金属层的金属原子扩 散到半导体衬底中，以在其中形成导电区；去除至少一个金属层和 至少一个中介层；形成覆盖沟槽侧壁的绝缘隔离结构；在半导体衬
底的露出部分内形成掺杂半导体区，以包埋导电区；以介电材料填 充沟槽，并去除盖层、绝缘隔离结构的一部分、以及介电材料的一 部分，以露出导电层。
介电叠层可用作存储单元的电荷存储区，并且导电层可进一步 被处理以提供字线。
特别有利的是，介电叠层形成为包括氧化物/氮化物/氧化物层 的叠层，其中，由于氮化物层的较低的载流子迁移率，所以将其存 储在氮化物层内。
进一步有利地，至少一个金属层由Co形成。Co允许形成j氐电 阻率的硅化物，因此，使得能够通过形成CoSi2的导电区适当降低 i里置^立线的电阻。
进一步有利的是，由掺杂多晶硅形成导电层。掺杂多晶硅在硅 技术中是公知的，例如，作为用于MOS (金属氧化物半导体)晶 体管栅极的材料。
尤其有利i也，由Ti和石圭氧4匕物构成的组中的一种形成至少一个 中介层。这种中介层允许较好的诱导外延，使得半导体衬底内的单 晶CoSi2位于衬底表面以下。CoSi2的形成作为金属硅化物(自对准 硅化物)工艺来进行，同时提供了摻杂半导体区相关于导电区的自 对准。对于在工艺流程中可稍后执行的活性退火所需的温度稳定 性，使用外延的CoSb是更加有利的。
进一步有利的是，通过注入掺杂物形成掺杂半导体区。
作为补充或者作为替换方案，在更为有利的改进方案中，通过 将导电区用作掺杂物源，将来自导电区的掺杂物扩散到待掺杂的半 导体区中来形成掺杂半导体区。因此，导电区用作用于形成对应于 埋置位线的源极/漏极区的掺杂源。
进一步有利的是，另外的掺杂物被注入到半导体衬底中，以在 半导体衬底露出部分的边^象区中形成口袋区(pocket region )。这些 口袋区可以是掺杂半导体区的一部分，并且可用于使相对于存储单 元电特性的结分布最优，例如，考虑到在热载流子生成的漏极区调 节电场分布。
进一步有利的是，在形成绝缘隔离结构之前或之后或者贯穿形 成所述绝乡彖隔离结构的这一过禾呈前后(partly before and partly after ) 注入半导体区的掺杂物。例如，在考虑到绝缘隔离结构以及沟槽的 宽度的条件下，可适当选4奪注入的顺序。然而，有多种方面可影响 注入的工艺集成。
才艮据本发明的又一优选实施例，存储单元阵列包括多个存储单
一条位线均包括半导体衬底中的掺杂半导体区以及形成在掺杂半 导体区上的导电区，其中，导电区由沿着对应的位线的方向排列的
彼此绝缘的两个相邻存储单元的字线之间设置导电区。优选地，沿
着对应的位线连续形成导电区。然而，也可以断续i殳置。
尤其有利的是，导电区横向地与绝缘隔离结构邻接。例如，隔 离结构可使导电区与介电叠层和字线隔离。
才艮据本发明的又一方面，导电区包括掺杂外延半导体层。例如， 半导体层的外延(例如，掺杂硅层)允许其厚度的较好的对准。
进一步有利的是，导电区包括掺杂多晶半导体层。
尤其有利的是，导电区包括以欧姆/平方为单位的、与掺杂半导 体区的薄层电阻相比4交小的薄层电阻。因此，可通过沿着对应的位 线的掺杂半导体区和导电区的并联连接来减小埋置位线电阻。
根据本发明的又一方面，提出了一种形成闪存单元阵列的埋置 位线的方法，该方法包括i殳置半导体衬底，其包括形成在半导体 衬底表面上的介电叠层、形成在介电叠层上的导电层、以及形成在 导电层上的盖层的结构；在该结构中形成沟槽以露出半导体衬底的 一部分；形成覆盖沟槽侧壁的绝缘隔离结构；在半导体衬底的露出 部分中形成掺杂半导体区；在掺杂半导体区上的沟槽内形成导电 区，导电区部分地填充沟槽；以及通过介电材料填充沟槽，并去除 盖层、绝缘隔离结构的一部分、以及介电材料的一部分，以露出导 电层。
例如，更多的工艺步骤可提供通过接触窗插塞实现的埋置位线 与金属层的电4妻触，以将存4渚单元阵列连4妻至其它电3各部分。
尤其有利的是，导电区形成具有直到导电层顶部下方的高度。 因此，去除盖层不会影响导电区。
更加有利的是，导电区形成为具有直到介电叠层顶部下方的高度。
进一步有利的是，通过选择外延生长形成导电区。这允许较好 地调节导电区的厚度。
此外，或作为可选，进一步有利的是，形成导电区的步骤包括 通过导电材料填充沟槽并执行凹槽蚀刻的步骤，从而去除导电材料 的部分以提供导电区。例如，可选择掺杂多晶硅用于导电区。然而， 可以使用其它导电材料。
尤其有利的是，介电叠层形成为包括氧化物/氮化物/氧化物层 的叠层。介电叠层可提供用于闪存单元的电荷存储区。
进一步有利的是，通过注入掺杂物形成摻杂半导体区。
尤其有利的是，将掺杂物注入半导体衬底，以在半导体衬底的 露出部分的边缘区域中形成口袋区。口袋区可以是掺杂半导体区的 一部分。例如，口袋区可用于使相关于存储单元电特性的结分布最 优。
在以下的详细描述中，参照构成"i兌明书一部分的附图，其中， 通过实施本发明的示例性特定实施例示出。应该理解，可以利用其 它实施例，并且在不背离本发明范围的情况下，作出结构和逻辑上 的改变。因此，以下的详细描述不应理解为对本发明的限制，并且 本发明的范围由所附权利要求限定。
图1A至图1H示出了根据本发明示例性实施例的形成闪存单 元阵列的方法的实施例。通过实例，这些附图示出了在制造具有减 小的电阻的埋置位线期间的连续工艺才喿作的示例性截面图。尽管为 了增加附图的清晰性和可理解性，截面图Hf又示出了单条位线的制 造，但可同时提供多条位线。
参照图1A，提供了具有衬底表面2的半导体衬底1。例如，半 导体衬底l可以是石圭。然而，可以使用许多其它半导体材料，例如， Ge、 SiGe、 SiC、 IH-V^b合物半导体(例如，GaAs)或其它4匕合物 半导体。在半导体衬底1的顶部形成有用作将^皮制造的闪存单元的 电荷存储区的介电叠层3。介电叠层3包括所谓的ONO叠层，即， 在两个氧^f匕物层5、 6之间形成氮〗匕物层4。然而，介电叠层3还可 包括适合于形成电荷存储区的其它材料。在介电叠层3的顶部设置 导电层7,其可用于在随后的工艺阶段中提供存储单元的字线，这 将不在本文中进行进一步说明。例如，可使用掺杂多晶硅作为用于 导电层的材料。然而，可以使用许多其它导电材料，例如，导电或 半导体材料。在导电层7的顶部设置了盖层8，其在随后的工艺步 骤中用作导电层7的硬掩模(hardmask)。例如，盖层8可形成为氮 化物层。
为了部分地露出衬底表面2，在盖层8、导电层7、和介电叠层 3中形成沟冲曹9。
参照图1B，形成覆盖沟槽9的侧壁和底侧以及盖层8的中介 层10。可被选择适合于允许形成导电区的适当材料用于中介层10， 该导电区将形成在半导体衬底内。在中介层10的顶部形成金属层 11。金属层ll作为用于随后形成构成导电区的硅化物的材料源。例 如，金属层ll可由Co形成，以及中介层10可由Ti或硅氧化物形 成。然而，可以使用允许进行金属珪化物(salicide)工艺(自对准 硅化物工艺)的其它材料，以限定半导体衬底1内的导电区的其它 材料。
在自对准多晶硅化物工艺期间，来自金属层11的金属原子通
过中介层IO扩散到半导体衬底1中(参见图1B)，以形成组成导 电区12的石圭化物(参见图1C)。导电区12可包括在4吏用Ti或氧化 物层作为中介层10和Co层作为金属层11的一个或两个步骤的自 对准多晶石圭化物工艺期间形成的单晶CoSi2，在此期间产生CoSi2 的Ti或氧化物-秀导外延生长。图1C示出了形成导电区12之后的 工艺阶段。例如，通过一个或两个步骤的蚀刻工艺去除金属层11 以及中介层10。
参照图1D的截面图，口袋区13、 13'形成在半导体衬底1的露 出部分的边缘区域中的半导体衬底1内。例如，通过两个单独的倾 冻牛注入来"i殳置口袋区13、 13'。例4口， 口袋区13、 13，可用于相只于于
电场分布调节适当的结分布。
参照图1E，在沟槽9的侧壁形成绝缘隔离结构14。例如，绝 缘隔离结构14可以是TEOS (正硅酸乙酯)。然而，可以使用其它 绝纟彖材料。例如，绝缘隔离结构14可由两个步骤工艺进行制造， 即，第一沉积步艰《，随后是第二蚀刻步骤，以限定作为剩余物的绝 缘隔离结构14。
参照图1F,在半导体衬底1中形成掺杂半导体分区15。可通 过将掺杂物注入半导体衬底1内或通过使用导电区12作为掺杂源 (掺杂物从导电区12向外扩散以限定掺杂半导体分区15)来限定 半导体分区15。掺杂半导体分区15与限定掺杂半导体区的口袋区 13、 13'重叠。导电区12^皮包埋在4参杂半导体区中，这两个区都用 于限定埋置位线。纟参杂半导体区用作存J诸单元的源才及区/漏极区。在 本实例中，掺杂半导体区包括口袋区13、 13，以及^皮两个相邻存储 单元共享的掺杂半导体分区15。在掺杂半导体区的左侧设置了存储
单元的沟道区，具有介电叠层3的各个部分作为形成于其上的电荷 存储区。在掺杂半导体区的右侧设置了又一存储单元的沟道区，具
有介电叠层3的各个部分作为形成于其上的电荷存储区。沿着埋置 位线可设置多个存储单元(在简化截面图中未示出)。导电区12显 著地减小了埋置位线的电阻。将导电区12埋入掺杂半导体区中是 有利的，使得导电区12不会通过例如其对结分布的影响而劣化存 储单元的电特性。
参见图1G，在形成掺杂半导体分区15之后，利用介电材料16 填充沟槽9。例如，介电材料16可以选择为TEOS。然而，当然也 可以使用其它介电材料。
现在，参照图1H，在利用介电材料17填充沟槽9之后(参见 图1G )，去除盖层8以及绝缘隔离结构14和介电材料16的一部分， 以露出导电层7。例如，可通过CMP (化学机械抛光)执行去除。 在露出的导电层7的顶部形成又一导电层7'。又一导电层7'可以为 与导电层7相同的材津牛。例如，两个层7、 7'可以是多晶石圭。当限 定存储单元阵列的字线时，导电层7、 7'可用作在稍后的工艺步骤 中被图样化的材料。
图2A和图2E示出了冲艮据本发明又一示例性实施例的闪存单元 阵列的i里置位线的形成期间的连续工艺步,银的示例性截面图。
现在，参照图2A。在半导体村底1的顶部设置了介电叠层3。 介电叠层3包^"两个氧化物层5、 6,氮化物层4夹置在它们之间。 在介电叠层3的顶部形成导电层7。在导电层7的顶部形成盖层8。 在盖层8、导电层7、和介电叠层3中形成沟槽9，以露出半导体衬 底1的衬底表面2。隔离结构14覆盖沟槽9的侧壁。在半导体衬底 1内部形成掺杂半导体分区15，其与形成在半导体衬底1的露出部 分的边缘区域中的口袋区13、 13，重叠。包括掺杂半导体分区15以 及口袋区13、 13，的摻杂半导体区限定由两个相邻单元共享的源极 区/漏极区。在本实例中，这两个存储单元形成在沟槽9的左侧和右
侧。因此，第一存储单元位于沟槽9的左侧，其包括介电叠层3的 各个左侧部分作为电荷存储区，而第二存储单元位于沟槽9的右侧， 其包括介电叠层3的对应右侧部分作为电荷存储区。这两个存储单 元共享作为埋置位线和源才及区/漏才及区的掺杂半导体区。
参照图2B,在掺杂导电分区15的顶部形成导电区12。例如， 导电区12可由通过选择性外延生长形成的掺杂外延硅形成，或者 其可由掺杂多晶硅形成。在后种情况下，导电区12可由两个步骤 工艺形成，即，首先利用导电材料填充沟槽9，然后使材料凹进以 设置具有期望高度的导电区12。优选地，导电区12包括处于导电 层7的对应顶侧下方的顶侧，以避免在去除盖层8之后露出导电区 12。导电区12与掺杂半导体分区15直接电接触，从而减小了埋置 ^立线的电阻。
现在，参照图2C，这里，利用介电材料16填充沟槽9。
在填充沟槽9之后，参见图2D，例如通过CMP去除盖层8、 隔离结构14的一部分、和介电材#+16的一部分。因此，露出导电 层7。
在图2E的示例性截面图中所示的随后工艺步骤中，在露出的 导电层7上形成又一导电层7'。在又一导电层7'的顶部设置又一盖 层8'。例如，当图样化层7、 7'以设置闪存单元阵列的字线时，又 一盖层8'可用作硬掩模。
尽管在本文中已经示出并描述了特定的实施例，但本领域的技 术人员应该理解，在不背离本发明的精神和范围的情况下，可替换 特定实施例进行各种改变和/或等同实施。本申请目的在于覆盖本文 所讨论的特定实施例的任何修改或变化。因此，本发明仅由权利要 求和其等同物定义。
权利要求
1.一种存储单元阵列，包括多个存储单元，每一个所述存储单元均包括由半导体衬底中的对应的位线所限定的源极区和漏极区，每一条所述位线均包括掺杂半导体区和形成在所述掺杂半导体区内的导电区，其中，所述导电区包括与所述掺杂半导体区不同的组成物质，所述导电区由沿着对应的位线的方向排列的所述多个存储单元中的至少两个存储单元共享。
2. 根据权利要求1所述的存储单元阵列，其中，所述掺杂半导体 区包括至少一个掺杂半导体分区。
3. 根据权利要求2所述的存储单元阵列，其中，所述导电区包括相对于所述掺杂半导体区侧壁的横向隔离以及相对于所述掺 杂半导体区的表面的垂直隔离，所述导电区延伸至所述半导体冲于底的表面。
4. 根据权利要求3所述的存储单元阵列，其中，所述导电区包括 硅化物。
5. 根据权利要求4所述的存储单元阵列，其中，所述导电区包括 CoSi2。
6. 根据权利要求5所述的存储单元阵列，其中，所述CoSi2是单 晶的或多晶的。
7. 根据权利要求1所述的存储单元阵列，其中，所述导电区包括 以欧姆/平方为单位的薄层电阻，其至少是所述纟参杂半导体区 的薄层电阻的五分之一。
8. —种形成闪存单元阵列的i里置^f立线的方法，所述方法包4舌设置半导体衬底，所述半导体衬底包括形成在所述半导 体衬底表面上的介电叠层、形成在所述介电叠层上的导电层、 以及形成在所述导电层上的盖层的结构；在所述结构中形成沟槽以露出所述半导体衬底的 一 部分；在所述结构和所述半导体衬底的露出部分上形成至少一 个中介层；在所述至少一个中介层上形成至少一个金属层；实施至少一个退火步骤以通过至少一个所述中介层将来 自至少一个所述金属层的金属原子扩散到所述半导体衬底中， 以在其中形成导电区；去除至少一个所述金属层和至少一个所述中介层；形成覆盖所述沟槽侧壁的绝缘隔离结构；在所述半导体衬底的露出部分内形成掺杂半导体区，以 包i里所述导电区；以及以介电材料填充所述沟槽，并去除所述盖层、所述绝缘 隔离结构的一部分、以及所述介电材坤牛的一部分，以露出所述 导电层。
9. 根据权利要求8所述的方法，其中，所述介电叠层形成为包括 氧化物/氮化物/氧化物层的叠层。
10. 根据权利要求9所述的方法，其中，所述至少一个金属层由 Co形成。
11. 根据权利要求IO所述的方法，其中，所述导电层由掺杂多晶 硅形成。
12. 根据权利要求11所述的方法，其中，所述至少一个中介层由 Ti和-圭氧化物构成的组中的一种形成。
13. 根据权利要求12所述的方法，其中，通过注入掺杂物形成所 述掺杂半导体区。
14. 根据权利要求11所述的方法，其中，通过利用所述导电区作 为掺杂源，将来自所述导电区的掺杂物扩散到将被掺杂的所述 半导体区中，来形成所述#^杂半导体区。
15. 根据权利要求13所述的方法，还包括将其它掺杂物注入所述 半导体衬底中，以在所述半导体衬底的露出部分的边缘区域中 形成口袋区。
16. 根据权利要求8所述的方法，其中，在形成所述绝缘隔离结构 之前或之后或者贯穿形成所述绝缘隔离结构的这一过程前后 注入形成所述半导体区的所述掺杂物。
17. —种存^(诸单元阵列，包4舌多个存^f诸单元，每一个所述存^f渚单元均包4舌由对应的位 线所限定的源极区和漏极区，每一条所述位线均包括半导体衬 底中的掺杂半导体区以及形成在所述掺杂半导体区上的导电 区，其中，所述导电区沿着对应的位线的方向排列的多个所述 存储单元中的至少两个存储单元共享。
18. 根据权利要求17所述的存储单元阵列，其中，所述导电区横 向地与绝缘隔离结构邻接。
19. 根据权利要求18所述的存储单元阵列，其中，所述导电区包 括掺杂外延半导体层。
20. 根据权利要求18所述的存储单元阵列，其中，所述导电区包 括掺杂多晶半导体层。
21. 根据权利要求17所述的存储单元阵列，其中，所述导电区包 括以欧姆/平方为单位、与所述掺杂半导体区的薄层电阻相比 的较小的薄层电阻。
22. —种形成闪存单元阵列的埋置位线的方法，所述方法包括设置半导体衬底，所述半导体衬底包括形成在所述半导 体衬底表面上的介电叠层、形成在所述介电叠层上的导电层、 以及形成在所述导电层上的盖层的结构；在所述结构中形成沟槽，以露出所述半导体衬底的 一部分；形成覆盖所述沟槽侧壁的绝^^隔离结构；在所述半导体衬底的露出部分中形成掺杂半导体区；在所述掺杂半导体区上的沟槽内形成导电区，所述导电 层部分i也:漆充沟^曹；以及通过介电材料填充所述沟槽，并去除所述盖层、所述绝 多彖隔离结构的一部分、以及所述介电材冲+的一部分，以露出所 述导电层。
23. 根据权利要求22所述的方法，其中，所述沟槽内的所述导电 区形成为具有直到所述导电层顶部下方的高度。
24. 根据权利要求23所述的方法，其中，所述沟槽内的所述导电 区形成为具有直到所述介电叠层顶部下方的高度。
25. 根据权利要求23所述的方法，其中，通过选择外延生长来形 成所述导电区。
26. 根据权利要求23所述的方法，其中，形成所述导电区包括 通过导电材料填充所述沟槽并执行凹槽蚀刻，从而去除所述导 电材料的 一部分以提供所述导电区。
27. 根据权利要求22所述的方法，其中，所述介电叠层形成为包 括氧化物/氮化物/氧化物层的叠层
28. 才艮据^^又利要求27所述的方法，其中，通过注入掺杂物形成所 述掺杂半导体区。
29. 根据权利要求22所述的方法，其中，在形成所述绝缘隔离结 构之前或之后或者贯穿形成所述绝缘隔离结构的这一过程前 后注入形成所述半导体区的所述掺杂物。
30. 根据权利要求29所述的方法，还包括将掺杂物注入所述半导 体村底中，以在所述半导体村底的露出部分的边缘区域中形成 口袋区。
全文摘要
一种存储单元阵列，包括多个存储单元。每一个存储单元均包括由半导体衬底内的对应的位线所限定的源极区和漏极区。每一条位线均具有掺杂半导体区以及与掺杂半导体区直接电接触的导电区。
文档编号H01L23/532GK101106122SQ20071012325
公开日2008年1月16日 申请日期2007年7月2日 优先权日2006年6月30日
发明者乌尔丽克·贝韦尔斯多夫-扎尔勒特, 侯赛因·布贝克尔, 克莱门斯·菲茨, 克里斯托夫·安德烈亚斯·克莱因特, 克里斯托夫·路德维希, 戴维·普里查德, 托尔斯藤·米勒 申请人:奇梦达股份公司