半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明，涉及一种在栅极电极上设置了应力绝缘膜(在此，所谓的应力 绝缘膜是指在沟道区域沿栅极长度方向或者栅极宽度方向产生应力的绝缘 膜。)的半导体装置及其制造方法。
背景技术：
作为以往技术所涉及的半导体装置来说，所被提议的有以提高晶体管 的驱动能力为目的，在栅极电极上设置了应力绝缘膜的半导体装置(例如参照专利文献1)。下面，关于以往技术所涉及的半导体装置，在参照图17 的同时加以说明。图17，是表示以往技术所涉及的半导体装置结构的剖面 图。如图17所示，在由硅构成的半导体村底700中，以将N型MOS(金属 氧化物半导体)形成区域N和P型MO S形成区域P之间进行隔离的方式， 形成了元件隔离区域701。这样一来，在N型MOS形成区域，形成了被 元件隔离区域701围绕的由半导体村底700构成的活性区域700a，同时在 P型MOS形成区域，形成了被元件隔离区域701围绕的由半导体村底700 构成的活性区域700b。在N型MOS形成区域的活性区域700a上，夹持 着由绝缘体膜构成的栅极绝缘膜703a,形成了由导电体膜构成的柵极电极 704a。另一方面，在P型MOS形成区域的活性区域700b上，夹持着由绝 缘体膜构成的栅极绝缘膜703b，形成了由导电体膜构成的栅极电极704b。 在栅极电极704a、 704b的侧面上，形成了由绝缘体膜构成的侧壁706a、 7 06b。在N型MOS形成区域的活性区域700a中的位于栅极电极704a的侧 下方的区域，形成了 N型外延(extension)区域705a，在活性区域700a中的 位于侧壁706a的侧下方的区域，形成了 N型源 漏极区域707a。另一方 面，在P型MOS形成区域的活性区域700b中的位于栅极电极704b的侧 下方的区域，形成了 P型外延区域705b,在活性区域700b中的位于側壁 706b的側下方的区域，形成了 P型源.漏极区域707b。在源 漏极区域7 07a、 707b的上部形成了硅化物膜708a、 708b，同时在栅极电极704a、 704b 的上部形成了硅化物膜709a、 709b。在N型MOS形成区域的半导体衬底700上，以覆盖柵极电极704a的 方式，形成了由氮化硅膜构成的张应力绝缘膜710。另 一方面，在P型MOS 形成区域的半导体村底700上，以覆盖栅极电极704b的方式，形成了由氮 化硅膜构成的压应力绝缘膜711。在应力绝缘膜710、 711上，形成了层间 绝缘膜712。在以往技术所涉及的半导体装置中，由于覆盖栅极电极704a的张应力 绝缘膜710，能够沿栅极长度方向及栅极宽度方向两个方向对N型MOS 晶体管的沟道(也就是，在半导体衬底700中位于栅极电极704a下面的沟 道)施加张应力。另一方面，由于覆盖栅极电极704b的压应力绝缘膜711， 能够沿栅极长度方向及栅极宽度方向两个方向对P型MOS晶体管的沟道 (也就是，在半导体村底700中位予栅极电极704b下面的沟道)施加压应力。[专利文献1]专利公开2003-60076号公报(发明所要解决的课题)然而，在以往技术所涉及的半导体装置中，存在有如下所示的问题。 在此，为了提高金属绝缘体半导体(MIS二Metal-Insulator-Semiconducto r)晶体管的驱动能力，作用于MIS晶体管的沟道的应力是具有方向性的。 关于作用于MIS晶体管的沟道的应力的方向及大小，在参照图18(a)及图1 8(b)的基础上进行了下记说明。图18(a)，是表示当构成各导电型MIS晶体 管的栅极电极的栅极长度方向被设定为<110>方向时，提高各导电型MIS 晶体管驱动能力的应力的方向及大小的立体图。另一方面，图18(b),是表 示当构成各导电型MIS晶体管的栅极电极的栅极长度方向被设定为<100> 方向时，提高各导电型MIS晶体管驱动能力的应力的方向及大小的立体 图。如图18(a)所示，以栅极电极804a、 804b的栅极长度方向成为<110> 方向的方式，在被元件隔离区域围绕的由半导体村底构成的活性区域800 a、 800b上配置了栅极电极804a、 804b时，为了使N型MIS晶体管的驱 动能力提高，则对于N型MIS晶体管的沟道而言，有必要沿栅极长度方向 施加张应力，同时还有必要沿栅极宽度方向施加张应力。还有，对于沟道 而言，在来自栅极电极一侧的垂直方向的应力中，压应力是有效的。另一方面，为了使P型MIS晶体管的驱动能力提高，则对于P型MIS 晶体管的沟道而言，有必要沿栅极长度方向施加压应力，同时还有必要沿 栅极宽度方向施加张应力。与上述相对，如图18(b)所示，以栅极电极904a、卯4b的栅极长度方 向成为<100>方向的方式，在被元件隔离区域围绕的由半导体村底构成的 活性区域900a、 900b上配置了栅极电极904a、 904b时，为了使N型MIS 晶体管的驱动能力提高，则对于N型MIS晶体管的沟道而言，有必要沿栅 极长度方向施加张应力，同时还有必要沿栅极宽度方向施加压应力。还有， 对于沟道而言，在来自栅极电极一侧的垂直方向的应力中，压应力是有效 的。另一方面，为了使P型MIS晶体管的驱动能力提高，则对于P型MIS 晶体管的沟道而言，有必要沿栅极长度方向施加压应力(此外，无论沿栅极 宽度方向施加了压应力及张应力中的哪一种应力，对于P型MIS晶体管的 特性都基本上没有产生影响)。如上所示，为了使MIS晶体管的驱动能力提高，作用于MIS晶体管 的沟道的应力是具有方向性的。因此，在以往技术所涉及的半导体装置中，当构成各导电型MOS晶 体管的栅极电极的栅极长度方向被设定为<110>方向时，出现了下记所示 的问题。在N型MOS晶体管中，如图17所示，由于覆盖栅极电极704a的张 应力绝缘膜710，能够沿栅极长度方向及栅极宽度方向两个方向对N型M OS晶体管的沟道施加张应力，所以可以使N型MOS晶体管的驱动能力提 高。然而，在P型MOS晶体管中，虽然理想的是对于P型MOS晶体管的 沟道，沿栅极长度方向施加压应力的同时沿栅极宽度方向施加张应力(参照 图18(a))，但是如图17所示，由于覆盖栅极电极704b的压应力绝缘膜711， 对于P型MOS晶体管的沟道而言，不仅在栅极长度方向，而且在栅极宽
度方向上也产生了压应力，所以出现了使P型MOS晶体管的驱动能力下 降的问题。另一方面，在以往技术所涉及的半导体装置中，当构成各导电型MOS 晶体管的栅极电极的栅极长度方向被设定为<100〉方向时，出现了下记所示的问题o在P型MOS晶体管中，如图17所示，由于覆盖栅极电极704b的压 应力绝缘膜711,能够沿柵极长度方向对P型MOS晶体管的沟道施加压应 力，所以可以使P型MOS晶体管的驱动能力提高。然而，在N型MOS 晶体管中，虽然理想的是对于N型MOS晶体管的沟道，沿栅极长度方向 施加张应力的同时沿栅极宽度方向施加压应力(参照图18(b))，但如图17 所示，由子覆盖栅极电极704a的张应力绝缘膜710，对于N型MOS晶体 管的沟道而言，不仅在栅极长度方向，而且在柵极宽度方向上也产生了张 应力，所以出现了使N型MOS晶体管的驱动能力下降的问题。如上所述，在以往技术所涉及的半导体装置中，如图17所示，由于在 栅极电极704a、 704b的上表面、栅极长度方向的侧面以及栅极宽度方向的 侧面的所有面上都分别设置了应力绝缘膜710、 711，所以当提高MIS晶体 管驱动能力的应力的方向在栅极长度方向和栅极宽度方向上存在差异时， 因为在栅极长度方向及栅极宽度方向中的一方上，沿使MIS晶体管的驱动 能力下降的方向产生了应力，因此出现了使MIS晶体管的驱动能力降低的 问题。发明内容鉴于上述课题，本发明的目的在于在柵极电极上设置了应力绝缘膜 的半导体装置中，防止MIS晶体管的驱动能力下降。 (解决课题的方法)为了实现上述的目的，本发明所涉及的半导体装置，是具有形成在半 导体衬底的第一活性区域上的第一 MIS晶体管的半导体装置，其特征在 于第一MIS晶体管包括形成在第一活性区域上的第一栅极绝缘膜、形成 在第一栅极绝缘膜上的第一栅极电极、形成在第一栅极电极的上表面及柵 极长度方向的侧面上、并沿栅极长度方向对第一 MIS晶体管的沟道施加第
一应力的第一应力绝缘膜、以及形成在第一栅极电极的栅极宽度方向的侧面上的第一基层绝缘膜；在第一栅极电极的栅极宽度方向的侧面上，没有 形成第一应力绝缘膜。根据本发明所涉及的半导体装置，由于在第一栅极电极的栅极宽度方 向的侧面上，没有形成第一应力绝缘膜，因此第一应力没有沿栅极宽度方 向对第一 MIS晶体管的沟道产生作用(也就是，在栅极宽度方向上应力没 有沿使第一 MIS晶体管驱动能力下降的方向产生作用)，所以能够防止第 一MIS晶体管驱动能力的下降。而且，根据本发明所涉及的半导体装置，由于第一应力绝缘膜，形成 在第一栅极电极的上表面以及栅极长度方向的侧面上，因此能够沿栅极长 度方向对第一 MIS晶体管的沟道施加第一应力(也就是，在栅极长度方向 上使应力沿着提高第一 MIS晶体管驱动能力的方向产生了作用)，所以可 以实现第一MIS晶体管驱动能力的提高。在本发明所涉及的半导体装置中，最为理想的是第一基层绝缘膜， 是沿栅极宽度方向对第一 MIS晶体管的沟道施加第二应力的第二应力绝 缘膜；第一应力，是压应力及张应力中的任一种应力；第二应力，是与上 述第一应力不同的那种压应力或张应力。这样一来，因为第一应力绝缘膜，形成在第一栅极电极的上表面及栅 极长度方向的侧面上，而且第二应力绝缘膜，形成在第一栅极电极的栅极 宽度方向的側面上，所以对于第一MIS晶体管的沟道而言，能够沿栅极长 度方向施加第一应力，并且能够沿栅极宽度方向施加第二应力(也就是，在 柵极宽度方向上沿着提高第一 MIS晶体管驱动能力的方向产生了应力)， 因此可以进一步实现第一 MIS晶体管驱动能力的提高。在本发明所涉及的半导体装置中，最为理想的是第一MIS晶体管是 P型MIS晶体管，第一应力是压应力，第二应力是张应力，并且半导体村 底的主面是(100)面，第一栅极电极的栅极长度方向是<110>方向。这样一来，对于P型MIS晶体管的沟道而言，能够沿栅极长度方向施 加压应力，同时能够沿栅极宽度方向施加张应力。在本发明所涉及的半导体装置中，最为理想的是第一MIS晶体管是 N型MIS晶体管，第一应力是张应力，第二应力是压应力，并且半导体村
底的主面是(100)面，第一栅极电极的柵极长度方向是<100>方向。这样一来，对于N型MIS晶体管的沟道而言，能够沿柵极长度方向施加张应力，同时能够沿栅极宽度方向施加压应力。在本发明所涉及的半导体装置中，最为理想的是第一MIS晶体管，还包括形成在第一栅极电极的栅极长度方向的侧面和第一应力绝缘膜之间、以及第 一栅极电极的栅极宽度方向的侧面和第 一基层绝缘膜之间的第一侧壁。还有，在本发明所涉及的半导体装置中，最为理想的是第一MIS晶 体管，还包括形成在第一栅极电极的柵极长度方向的侧面和第一应力绝缘 膜之间的第一侧壁，此外，在第一柵极电极的栅极宽度方向的侧面和第一 基层绝缘膜之间，没有形成第一侧壁。这样一来，由于在第一栅极电极的栅极宽度方向的侧面和第一基层绝 缘膜之间没有形成第一侧壁，所以当采用第二应力绝缘膜来作为第一基层 绝缘膜时，相对于第一MIS晶体管的沟道而言，能够使第二应力沿栅极宽 度方向高效率地发挥作用，因此可以进一步实现第一MIS晶体管驱动能力 的提高。在本发明所涉及的半导体装置中，最为理想的是第一活性区域，是 被形成在半导体衬底中的元件隔离区域围绕的区域；第一MIS晶体管，还 包括第一侧壁，且该第一侧壁形成在第一栅极电极中的位于第一活性区域 上的部分的侧面上；在第一栅极电极中的位于元件隔离区域上的部分的栅 极长度方向的側面和第一应力绝缘膜之间、以及在第一栅极电极中的位于 元件隔离区域上的部分的栅极宽度方向的侧面和第一基层绝缘膜之间，没 有形成第一侧壁。这样一来，由于在元件隔离区域上的第一栅极电极的侧面上没有形成 第一侧壁，所以当采用第二应力绝缘膜来作为第一基层绝缘膜时，相对于 第一MIS晶体管的沟道而言，能够使第二应力沿柵极宽度方向更加高效率 地发挥作用。在本发明所涉及的半导体装置中，最为理想的是还包括形成在半导 体衬底的第二活性区域上的第二 MIS晶体管；第二MIS晶体管包括形 成在第二活性区域上的第二栅极绝缘膜、形成在第二柵极绝缘膜上的第二
栅极电极和形成在第二栅极电极上的第二基层绝缘膜。这样一来，能够提供一种具有使驱动能力提高的第一MIS晶体管，同 时还具有第二MIS晶体管的半导体装置。在本发明所涉及的半导体装置中，最为理想的是还包括形成在半导 体衬底的第二活性区域上的第二 MIS晶体管；第二 MIS晶体管包括形成 在第二活性区域上的第二栅极绝缘膜、形成在第二栅极绝缘膜上的第二栅 极电极、以及形成在第二栅极电极上的第二基层绝缘膜；第二基层绝缘膜， 是对第二MIS晶体管的沟道施加第三应力的第三应力绝缘膜；第三应力绝 缘膜和第二应力绝缘膜是由相同的绝缘膜构成的。这样一来，由于第三应力绝缘膜形成在第二栅极电极上，所以能够对 第二MIS晶体管的沟道施加第三应力(也就是，能够沿着提高第二MIS晶 体管驱动能力的方向使应力发挥作用)，因此可以实现第二 MIS晶体管驱 动能力的提高。在本发明所涉及的半导体装置中，最为理想的是第一MIS晶体管是 P型MIS晶体管，第二MIS晶体管是N型MIS晶体管，第一应力是压应 力，第二应力是张应力，第三应力是张应力，并且半导体衬底的主面是(100) 面，第一柵极电极及第二栅极电极的栅极长度方向是<110>方向。这样一来，相对于P型MIS晶体管的沟道而言，能够沿栅极长度方向 施加压应力，同时沿栅极宽度方向施加张应力，而且对N型MIS晶体管的 沟道而言能够施加张应力。在本发明所涉及的半导体装置中，最为理想的是第一MIS晶体管是 N型MIS晶体管，第二MIS晶体管是P型MIS晶体管，第一应力是张应 力，第二应力是压应力，第三应力是压应力，并且半导体村底的主面是(100) 面，第一栅极电极及第二栅极电极的栅极长度方向是<100>方向。这样一来，相对于N型MIS晶体管的沟道而言，能够沿栅极长度方向 施加张应力，同时沿栅极宽度方向施加压应力，而且对P型MIS晶体管的 沟道而言能够施加压应力。在本发明所涉及的半导体装置中，最为理想的是第二MIS晶体管， 还包括形成在第二栅极电极的侧面和第二基层绝缘膜之间的第二侧壁。还有，在本发明所涉及的半导体装置中，最为理想的是第二活性区14
域，是被形成在半导体衬底中的元件隔离区域围绕的区域；第一活性区域 和第二活性区域，被元件隔离区域隔离；第二MIS晶体管，还包括第二侧 壁，且该第二侧壁形成在第二栅极电极中的位于第二活性区域上的部分的 侧面上；在第二栅极电极中的位于元件隔离区域上的部分的侧面和第三应 力绝缘膜之间，没有形成第二侧壁。这样一来，由于在元件隔离区域上的第二栅极电极的侧面上，没有形 成第二侧壁，所以相对于第二MIS晶体管的沟道而言，能够使第三应力高 效地发挥作用。为了实现上述目的，本发明所涉及的半导体装置的制造方法，是关于 具有形成在半导体衬底的第一活性区域上的第一 MIS晶体管的半导体装 置的制造方法，其特征在于包括在第一活性区域上依次形成第一栅极绝 缘膜及第一栅极电极的工序(a)、在第一栅极电极上形成第一应力绝缘膜的 工序(b)、将第一应力绝缘膜中的位于第一栅极电极的柵极宽度方向的側面 上的部分去除的工序(c)、以及位于工序(c)之后在第一栅极电极的柵极宽度 方向的側面上形成第一基层绝缘膜的工序(d);并且，第一应力绝缘膜，沿 栅极长度方向对具有第一柵极电极的第一 MIS晶体管的沟道施加第一应 力。根据本发明所涉及的半导体装置的制造方法，由于将第一应力绝缘膜 中的位于第一栅极电极的栅极宽度方向的侧面上的部分去除，所以在第一 柵极电极的栅极宽度方向的侧面上，没有形成第一应力绝缘膜。因此，第 一应力没有沿栅极宽度方向对第一 MIS晶体管的沟道产生作用(也就是， 在栅极宽度方向上应力没有沿使第一 MIS晶体管驱动能力下降的方向产 生作用)，所以能够防止第一 MIS晶体管驱动能力的下降。而且，根据本发明所涉及的半导体装置的制造方法，由于在第一栅极 电极的上表面及栅极长度方向的侧面上形成了第一应力绝缘膜，所以能够 沿栅极长度方向对第一 MIS晶体管的沟道施加第一应力(也就是，在栅极 长度方向上使应力沿着提高第一 MIS晶体管驱动能力的方向发挥作用)， 因此能够实现第一MIS晶体管驱动能力的提高。在本发明所涉及的半导体装置的制造方法中，最为理想的是工序(d)， 是作为第一基层绝缘膜，形成沿栅极宽度方向对第一MIS晶体管的沟道施
加第二应力的第二应力绝缘膜的工序；第一应力，是压应力及张应力中的任一种应力；第二应力，是与上述第一应力不同的那种压应力或张应力。这样一来，由于在第一栅极电极的上表面及栅极长度方向的侧面上形 成了第一应力绝缘膜，而且在第一栅极电极的栅极宽度方向的側面上形成了第二应力绝缘膜，所以相对于第一MIS晶体管的沟道而言，能够沿栅极 长度方向施加第一应力，并且能够沿栅极宽度方向施加第二应力(也就是， 在栅极宽度方向上能够使应力沿着提高第一 MIS晶体管驱动能力的方向 发挥作用)，因此可以进一步实现第一MIS晶体管驱动能力的提高。在本发明所涉及的半导体装置的制造方法中，最为理想的是在工序 (a)之后并且在工序(b)之前，还包括在第一栅极电极的栅极长度方向的侧面 和第一应力绝缘膜之间、以及在第一栅极电极的柵极宽度方向的侧面和第 一基层绝缘膜之间，形成笫一侧壁的工序(e)。还有，在本发明所涉及的半导体装置的制造方法中，最为理想的是 在工序(a)之后并且在工序(b)之前，还包括在第一栅极电极的栅极长度方向 的側面和第一应力绝缘膜之间、以及在第一栅极电极的栅极宽度方向的侧 面和第一基层绝缘膜之间，形成第一側壁的工序(e);且工序(c)，还包括将 第一侧壁中的位于第一栅极电极的栅极宽度方向的側面上的部分去除的工 序。这样一来，由于在第一栅极电极的栅极宽度方向的侧面和第一基层绝 缘膜之间，没有形成第一侧壁，所以当采用第二应力绝缘膜来作为第一基 层绝缘膜时，相对于第一MIS晶体管的沟道而言，能够使第二应力沿柵极 宽度方向高效率地发挥作用，因此可以进一步实现第一MIS晶体管驱动能 力的提高。在本发明所涉及的半导体装置的制造方法中，最为理想的是在工序 (a)之前，还包括在半导体村底中形成围绕第一活性区域的元件隔离区域的 工序(x);在工序(a)之后并且在工序(b)之前，还包括在第一栅极电极的栅极 长度方向的侧面和第一应力绝缘膜之间、以及在第一栅极电极的栅极宽度 方向的侧面和第一基层绝缘膜之间，形成第一侧壁的工序(e);在工序(e) 之后并且在工序(b)之前，还包括将第一侧壁中的位于元件隔离区域上的部 分去除的工序(f)。
这样一来，由于在元件隔离区域上的第一栅极电极的侧面上，没有形 成第一侧壁，所以当釆用第二应力绝缘膜来作为第一基层绝缘膜时，相对于第一MIS晶体管的沟道而言，能够使第二应力沿栅极宽度方向更加高效 地发挥作用。在本发明所涉及的半导体装置的制造方法中，最为理想的是半导体 装置，还包括形成在半导体衬底的第二活性区域上的第二MIS晶体管；工 序(a)，还包括在第二活性区域上，依次形成第二栅极绝缘膜及第二栅极电 极的工序；工序(d)，还包括在第二栅极电极上，形成第二基层绝缘膜的工 序。这样一来，能够制作一种具有使驱动能力提高的第一MIS晶体管，同 时还具有第二MIS晶体管的半导体装置。在本发明所涉及的半导体装置的制造方法中，最为理想的是半导体 装置还包括形成在半导体村底的第二活性区域上的第二MIS晶体管；工序 (a)，还包括在第二活性区域上依次形成第二栅极绝缘膜及第二栅极电极的 工序；工序(d)还包括在第二栅极电极上形成第二基层绝缘膜的工序；工序 (d)，是作为第二基层绝缘膜，形成对具有第二栅极电极的第二MIS晶体管 的沟道施加第三应力的第三应力绝缘膜的工序；第三应力绝缘膜，是由与 第二应力绝缘膜相同的绝缘膜构成的。这样一来，由于在第二栅极电极上形成了第三应力绝缘膜，所以能够 对第二 MIS晶体管的沟道施加第三应力(也就是，能够使应力沿着提高第 二MIS晶体管驱动能力的方向发挥作用)，因此可以实现第二MIS晶体管 驱动能力的提高。在本发明所涉及的半导体装置的制造方法中，最为理想的是在工序 (a)之后并且在工序(b)之前，还包括工序(el)和工序(e2)，且该工序(el)为在 第一栅极电极的柵极长度方向的侧面和第一应力绝缘膜之间、以及第一栅 极电极的栅极宽度方向的侧面和第一基层绝缘膜之间形成第一侧壁，并且 该工序(e2)为在第二栅极电极的侧面和第二基层绝缘膜之间形成第二侧 壁。还有，在本发明所涉及的半导体装置的制造方法中，最为理想的是 在工序(a)之前还包括工序(x)，且该工序(x)为在半导体衬底中形成隔离第一 活性区域和第二活性区域、并围绕第二活性区域的元件隔离区域；在工序 (a)之后并且在工序(b)之前还包括工序(el)和工序(e2)，且该工序(el)为在第 一栅极电极的栅极长度方向的侧面和第一应力绝缘膜之间、以及第一栅极 电极的栅极宽度方向的侧面和第一基层绝缘膜之间形成第一側壁，并且该 工序(e2)为在第二栅极电极的侧面和第三应力绝缘膜之间形成第二侧壁； 在工序(el)及工序(e2)之后并且在工序(b)之前，还包括工序(fl)和工序(f2)， 且该工序(fl)为将第一侧壁中的位于元件隔离区域上的部分去除，并且该 工序(f2)为将第二侧壁中的位于元件隔离区域上的部分去除。这样一来，因为在元件隔离区域上的第二栅极电极的側面上，没有形 成笫二侧壁，所以相对于第二MIS晶体管的沟道而言，能够使第三应力高 效地发挥作用。(发明的效果)根据本发明所涉及的半导体装置及其制造方法，由于在第一栅极电极 的栅极宽度方向的侧面上，没有形成第一应力绝缘膜，所以第一应力没有 沿栅极宽度方向对第一 MIS晶体管的沟道产生作用(也就是，在栅极宽度 方向上应力没有沿着使第一 MIS晶体管驱动能力下降的方向发挥作用)， 因此能够防止第一MIS晶体管驱动能力的降低。而且，根据本发明所涉及的半导体装置及其制造方法，由于第一应力 绝缘膜，形成在第一栅极电极的上表面及栅极长度方向的侧面上，因此能 够沿栅极长度方向对第一 MIS晶体管的沟道施加第一应力(也就是，在栅 极长度方向上能够使应力沿着提高第一 MIS晶体管驱动能力的方向发挥 作用)，所以能够实现第一MIS晶体管驱动能力的提高。


图1，是表示本发明第一实施例所涉及的半导体装置结构的平面图。 图2(a)及图2(b)，是表示本发明第一实施例所涉及的半导体装置结构 的剖面图。图3(a) 图3(c),是表示在本发明第一实施例所涉及的半导体装置的 制造方法中栅极宽度方向上的重要部分工序剖面图。图4(a) 图4(c)，是表示在本发明第一实施例所涉及的半导体装置的
制造方法中栅极宽度方向上的重要部分工序剖面图。图5(a) 图5(c),是表示在本发明第一实施例所涉及的半导体装置的 制造方法中栅极宽度方向上的重要部分工序剖面图。图6(a) 图6(c)，是表示在本发明第一实施例所涉及的半导体装置的 制造方法中栅极长度方向上的重要部分工序剖面图。图7(a) 图7(c),是表示在本发明第一实施例所涉及的半导体装置的 制造方法中栅极长度方向上的重要部分工序剖面图。图8(a) 图8(c)，是表示在本发明第一实施例所涉及的半导体装置的 制造方法中栅极长度方向上的重要部分工序剖面图。图9(a)，是表示本发明第一变形例所涉及的半导体装置的制造方法的 重要部分工序的平面图，图9(b)是表示在本发明第一变形例所涉及的半导 体装置的制造方法中栅极宽度方向上的重要部分工序剖面图。图10(a)及图10(b)，是表示本发明第二实施例所涉及的半导体装置的 制造方法的重要部分工序的平面图。图11，是表示本发明第二实施例所涉及的半导体装置结构的平面图。图12(a)及图12(b)，是表示本发明第二实施例所涉及的半导体装置结 构的剖面图。图13(a) 图13(c),是表示在本发明第二实施例所涉及的半导体装置 的制造方法中栅极宽度方向上的重要部分工序剖面图。图14(a) 图14(c)，是表示在本发明第二实施例所涉及的半导体装置 的制造方法中栅极长度方向上的重要部分工序剖面图。图15(a)，是表示本发明第三变形例所涉及的半导体装置的制造方法 的重要部分工序的平面图，图15(b)是表示在本发明第三变形例所涉及的半 导体装置的制造方法中栅极宽度方向上的重要部分工序剖面图。图16(a)及图16(b),是表示本发明第四变形例所涉及的半导体装置的 制造方法的重要部分工序的平面图。图17，是表示以往技术所涉及的半导体装置结构的剖面图。图18(a)及图18(b)，是表示提高各导电型MIS晶体管驱动能力的应力 的方向及大小的立体图。(符号说明)
100半导体村底100a活性区域100b活性区域101元件隔离区域102aP型阱区fe戈102bN型阱区域103柵极绝缘膜形成膜103a栅极绝缘膜103b栅极绝缘膜104栅极电极形成膜104a栅极电极104b栅极电极105a偏置(offset)侧壁105b偏置侧壁106a外延区fe戈106b外延区fe戈107a侧壁107b侧壁108aN型源 漏极区域108bP型源 漏极区域109a硅化物膜109b硅化物膜110a硅化物膜110b硅化物膜111、 111b压应力绝缘膜112张应力绝缘膜113层间绝缘膜Rel抗蚀膜207b侧壁Re2抗蚀膜307a侧壁307b侧壁Re3抗蚀膜411、 411a张应力绝缘膜412压应力绝缘膜Re4抗蚀膜507a侧壁Re5抗蚀膜607a侧壁607b侧壁Re6抗蚀膜具体实施方式
下面，关于本发明的各个实施例，在参照附图的同时加以说明。(第一实施例)下面，关于本发明第一实施例所涉及的半导体装置，在参照图1以及图2(a)和图2(b)的同时加以说明。图1是表示本发明第一实施例所涉及的 半导体装置结构的平面图。并且，在图中，左侧表示N型MIS形成区域， 右側表示P型MIS形成区域。还有，图2(a)及图2(b)，是表示本发明第一 实施例所涉及的半导体装置结构的剖面图。具体来说，图2(a)，是图1中 所示的IIa-Ha线处的剖面图，也就是表示栅极宽度方向的剖面图。另一方 面，在图2(b)中，左侧表示图1中所示的IIbl-IIbl线处的剖面图，也就是 表示栅极长度方向的剖面图，右侧表示图1中所示的IIbr-IIbr线处的剖面 图，也就是表示栅极长度方向的剖面图。并且，在图中，左侧所示的"N" 代表N型MIS形成区域，右侧所示的"P"代表P型MIS形成区域。在此，本实施例中，将在主面为(100)面的半导体衬底上，分别设置N 型MIS晶体管及P型MIS晶体管，并将构成各导电型晶体管的栅极电极 的栅极长度方向设定为<110>方向的情况作为具体示例进行了举例说明。如图1所示，在N型MIS形成区域，形成了被元件隔离区域围绕的由 半导体衬底构成的活性区域100a,同时在P型MIS形成区域，形成了被 元件隔离区域围绕的由半导体村底构成的活性区域100b。在N型MIS形 成区域的活性区域100a上，夹持着栅极绝缘膜，形成了栅极电极104a， 同时在P型MIS形成区域的活性区域100b上，夹持着栅极绝缘膜，形成 了栅极电极104b。在栅极电极104a、 104b的侧面上，依次形成了偏置侧 壁105a、 105b及侧壁107a、 107b。在本实施例中，如图1所示，在半导体村底上，以覆盖P型MIS形成 区域的栅极电极104b的上表面及栅极长度方向的侧面的方式，形成了压应 力绝缘膜lllb。还有，在半导体村底上，以覆盖各栅极电极104a、 104b 的方式，形成了张应力绝缘膜112。在此，例如压应力绝缘膜lllb的柵极 宽度方向的端部，位于栅极电极104b中的存在于元件隔离区域101上的部 分上，如图l所示。还有，在本实施例中，压应力绝缘膜是在沟道区域沿 栅极长度方向产生压应力的绝缘膜，张应力绝缘膜是在沟道区域沿栅极宽 度方向产生张应力的绝缘膜。还有，如图2(a)及图2(b)所示，在半导体衬底100的上部，有选择地 形成了在沟槽(trench)内埋入了氧化硅膜的元件隔离区域101。这样一来， 在N型MIS形成区域，形成了被元件隔离区域101围绕的由半导体衬底1 OO构成的活性区域100a，同时在P型MIS形成区域，形成了被元件隔离 区域101围绕的由半导体村底100构成的活性区域100b。在半导体衬底100 的N型MIS形成区域，形成了 P型阱区域102a，另一方面，在半导体斗于 底100的P型MIS形成区域，形成了 N型阱区域102b。在N型MIS形成区域的活性区域100a上，夹持着栅极绝缘膜103a 形成了栅极电极104a，同时在P型MIS形成区域的活性区域100b上，夹 持着栅极绝缘膜103b形成了栅极电极104b。在栅极电极104a、 104b的侧 面上，依次形成了偏置侧壁105a、 105b及侧壁107a、 107b。如图2(b)所示，在N型MIS形成区域的活性区域100a中的位于栅极 电极104a的侧下方的区域，形成了 N型外延(extension)区域106a，同时在 活性区域100a中的位于侧壁107a的侧下方的区域，形成了所具有的结部 比N型外延区域106a的结部深的N型源 漏极区域108a。另一方面，在 P型MIS形成区域的活性区域100b中的位于栅极电极104b的侧下方的区 域，形成了 P型外延区域106b，同时在活性区域100b中的位于侧壁107b
的侧下方的区域，形成了所具有的结部比P型外延区域106b的结部深的P 型源 漏极区域108b。在源 漏极区域108a、 108b的上部，形成了硅化物膜109a、 109b。 还有，在栅极电极104a、 104b的上部，形成了硅化物膜110a、 110b。在本实施例中，如图2(b)所示，在半导体衬底100上，以覆盖P型M IS形成区域的栅极电极104b的上表面及栅极长度方向的侧面的方式，形 成了压应力绝缘膜lllb。不过，压应力绝缘膜lllb，如图2(a)所示，并没 有形成在栅极电极104b的栅极宽度方向的侧面上。还有，在半导体村底1 00上，以覆盖各栅极电极104a、 104b的方式，形成了张应力绝缘膜112。 在张应力绝缘膜112上，形成了层间绝缘膜113。如上所示，在本实施例里，P型MIS形成区域中，在栅极电极104b 的上表面及柵极长度方向的侧面上，依次形成了压应力绝缘膜lllb及张应 力绝缘膜112，同时在栅极电极104b的栅极宽度方向的侧面上，形成了张 应力绝缘膜112。另一方面，N型MIS形成区域中，在栅极电极104a的上表面、栅极 长度方向的侧面以及栅极宽度方向的侧面的所有面上，形成了张应力绝缘 膜112。下面，关于本发明第一实施例所涉及的半导体装置的制造方法，在参 照图3(a) 图3(c)、图4(a) 图4(c)、图5(a) 图5(c)、图6(a) 图6(c)、 和图7(a) 图7(c)、以及图8(a) 图8(c)的同时加以说明。图3(a) 图3(c)、 图4(a) 图4(c)以及图5(a) 图5(c)，是表示本发明第一实施例所涉及的半 导体装置的制造方法的重要部分工序的剖面图，所表示的是栅极宽度方向 的剖面图。并且，在图中，左侧所示的"N"代表N型MIS形成区域，右 侧所示的"P"代表P型MIS形成区域。另外，图6(a) 图6(c)、图7(a) 图7(c)、以及图8(a) 图8(c),是表示本发明第一实施例所涉及的半导体 装置的制造方法的重要部分工序的剖面图，所表示的是栅极长度方向的剖 面图。再者，为了筒略地进行图示，在图中，左侧表示N型MIS形成区域 N，右侧表示P型MIS形成区域P。在此，3(a) 图3(c)、图4(a) 图4(c) 以及图5(a) 图5(c)中所示的各步工序，分別与图6(a) 图6(c)、图7 (a) 图7(c)以及图8(a) 图8(c)中所示的各步工序相对应。因此，在下面的说 明中，按照相对应的各个工序进行了说明。首先，如图3(a)及图6(a)所示，利用浅沟槽隔离(STI)法，在由P型硅 构成的半导体村底100的上部，有选择地形成了在沟槽内被埋入了氧化硅 膜的元件隔离区域101。由此，在N型MIS形成区域，形成了被元件隔离 区域IOI围绕的由半导体衬底100构成的活性区域100a，同时在P型MIS 形成区域，形成了被元件隔离区域101围绕的由半导体村底100构成的活 性区域100b。其后，通过向半导体村底100的N型MIS形成区域，注入 例如硼(B)等P型杂质，从而形成了 P型阱区域102a，另一方面通过向半 导体村底100的P型MIS形成区域，注入例如砷(As)等N型杂质，从而形 成了 N型阱区域102b。其次，如图3(b)及图6(b)所示，利用例如热氧化法，在半导体村底100 的表面，形成了由氧化硅膜构成的栅极绝缘膜形成膜103后，在栅极绝缘 膜形成膜103上，形成膜厚为140nm的由多晶硅膜构成的栅极电极形成膜 104。然后，如图3(c)及图6(c)所示，利用光刻法，在栅极电极形成膜104 上，形成具有栅极图案形状的抗蚀膜(无图示)。其后，用该抗蚀膜作为掩 模，利用蚀刻，将柵极电极形成膜104及柵极绝缘膜形成膜103中的在该 抗蚀膜的开口处露出的部分依次去除以^，再将该抗蚀膜除去。这样一来， 如图3(c)及图6(c)所示，在N型MIS形成区域的活性区域100a上，夹持 着栅极绝缘膜103a，形成了具有栅极图案形状的栅极电极104a，同时在P 型MIS形成区域的活性区域100b上，夹持着栅极绝缘膜103b，形成了具 有栅极图案形状的栅极电极104b。然后，如图4(a)及图7(a)所示，利用化学气相沉积(CVD)法，在半导体 衬底100的整个面上，以覆盖各栅极电极104a、 104b的方式，形成了例如 膜厚为14nm的氧化硅膜后，利用回蚀(etchback)法对氧化硅膜进行蚀刻， 从而在栅极电极104a、 104b的侧面上，形成了由氧化硅膜构成的偏置侧壁 105a、 105b。然后，如图4(b)及图7(b)所示，以偏置侧壁105a及栅极电极104a作 为掩模，通过向N型MIS形成区域的活性区域100a中，进行例如砷等N 型杂质的离子注入，从而在活性区域100a中的位于栅极电极104a的侧下
方的区域，自对准(selfaligned)地形成了 N型外延区域106a(特别参照图7(b) 所示)。另一方面，以偏置侧壁105b及栅极电极104b作为掩模，通过向P 型MIS形成区域的活性区域100b中，进行例如硼等P型杂质的离子注入， 从而在活性区域100b中的位于栅极电极104b的侧下方的区域，自对准地 形成了 P型外延区域106b(特別参照图7(b)所示)。然后，如图4(c)及图7(c)所示，利用化学气相沉积(CVD)法，在半导体 村底100的整个面上，以覆盖各栅极电极104a、 104b的方式，形成了例如 膜厚为65nm的氮化硅膜后，利用回蚀法对氮化硅膜进行蚀刻，从而在偏 置侧壁105a、 105b的侧面上，形成了由氮化硅膜构成的侧壁107a、 107b。 其后，以侧壁107a及栅极电极104a作为掩模，通过向N型MIS形成区域 的活性区域100a中，进行例如砷等N型杂质的离子注入，从而在活性区 域100a中的位于侧壁107a的侧下方的区域，自对准地形成了所具有的杂 质浓度比N型外延区域106a的杂质浓度高的N型源'漏极区域108a(特別 参照图7(c)所示)。另一方面，以侧壁107b及栅极电极104b作为掩模，通 过向P型MIS形成区域的活性区域100b中，进行例如硼等P型杂质的离 子注入，从而在活性区域100b中的位于侧壁107b的侧下方的区域，自对 准地形成了所具有的杂质浓度比P型外延区域106b的杂质浓度高的P型 源*漏极区域108b(特别参照图7(c)所示)。然后，通过在1000。C的温度下， 在极短的时间内进行热处理，从而对各源 漏极区域108a、 108b中所含的 导电型杂质进行活化处理。其后，利用喷镀法，在半导体衬底100的整个面上，以覆盖各栅极电 极104a、 104b的方式，堆积由例如镍(Ni)、钴(Co)或者钛(Ti)构成的金属膜 (无图示)。然后，利用热处理，使源"漏极区域108a、108b及栅极电极104a、 104b中包含的硅(Si)和该金属膜中包含的金属反应，从而分别对源.漏极 区知戈108a、 108b以及栅极电极104a、 104b进行金属石圭^fc处理。这样一来， 在N型MIS形成区域，使N型源*漏极区域108a的上部和该金属膜反应， 形成由金属硅化物膜构成的硅化物(silicide)膜109a(特別参照图7(c)所示)， 同时使栅极电极104a的上部和该金属膜反应，形成由金属硅化物膜构成的 硅化物膜110a。另一方面，在P型MIS形成区域，使P型源 漏极区域1 08b的上部和该金属膜反应，形成由金属硅化物膜构成的硅化物膜109b(特
别参照图7(c)所示)，同时使栅极电极104b的上部和该金属膜反应，形成 由金属硅化物膜构成的硅化物膜110b。然后，如图5(a)及图8(a)所示，利用例如等离子体增强化学气相沉积 (PECVD=Plasma Enhanced Chemical Vapor Deposition)法，在半导体村底10 0的整个面上，以覆盖各栅极电极104a、 104b的方式，形成膜厚为30nm 的由氮化硅膜构成的压应力绝缘膜111。然后，如图5(b)及图8(b)所示，在压应力绝缘膜lll上，形成在N型 MIS形成区域的整个区域上开口而将P型MIS形成区域的 一部分覆盖住的 抗蚀膜Rel。然后，将抗蚀膜Rel作为掩模，利用蚀刻，除去压应力绝缘 膜111中的在抗蚀膜Rel的开口处露出的部分以后，再除去抗蚀膜Rel。 这样一来，将压应力绝缘膜111中的位于N型MIS形成区域的部分以及位 于P型MIS形成区域的栅极电极104b的栅极宽度方向的側面上的部分去 除，从而使压应力绝缘膜111b残留在P型MIS形成区域的柵极电极104b 的上表面以及栅极长度方向的侧面上。然后，如图5(c)及图8(c)所示，利用例如低压化学气相淀积(LPCVD二Lo w Pressure Chemical Vapor Deposition)法，在半导体4于底100的整个面上， 以覆盖各栅极电极104a、 104b的方式，形成膜厚为30nm的由氮化硅膜构 成的张应力绝缘膜112。然后，利用例如化学气相淀积(CVD)法，在张应力 绝缘膜112上，形成层间绝缘膜113后，利用化学机械研磨(CMP)法，对 层间绝缘膜113的表面进行平坦化加工。其次，与通常具有MIS晶体管的半导体装置的制造方法相同，在张应 力绝缘膜112及层间绝缘膜113中，形成到达N型MIS形成区域的各硅化 物膜109a、 110a的接触孔(无图示)，同时在压应力绝缘膜lllb、张应力绝 缘膜112及层间绝缘膜113中，形成到达P型MIS形成区域的各硅化物膜 109b、 110b的接触孔(无图示)。其后，在各接触孔的底部以及侧壁部形成 了阻挡金属(barrier metal)膜后，向各接触孔内埋入金属膜。这样一来，在 接触孔内，夹持着阻挡金属膜形成了由被埋入的金属膜构成的接触插塞(无 图示)。然后，在层间绝缘膜113上，形成了与接触插塞电连接的金属布线 (无图示)。按上述所示的方法进行制作，从而能够制造出本实施例所涉及的半导
体装置。在此，本实施例中，因为栅极电极的栅极长度方向被设定为<110>方向，所以在P型MIS晶体管中，使P型MIS晶体管驱动能力提高的应力 的方向，在栅极长度方向和栅极宽度方向上存在着差异。具体来说，如图 18(a)所示，在栅极长度方向上需要沿压缩方向产生作用的应力，与此相对 在栅极宽度方向上需要沿拉伸方向产生作用的应力。因此，在本实施例中，如图1以及图2(a)和图2(b)所示，在P型MIS 形成区域的栅极电极104b的上表面及栅极长度方向的側面上，形成了压应 力绝缘膜lllb，同时在栅极电极104b的栅极宽度方向的侧面上，形成了 张应力绝缘膜112。根据本实施例，由于在P型MIS形成区域的栅极电极104b的栅极宽 度方向的侧面上，没有形成压应力绝缘膜lllb,所以压应力没有沿栅极宽 度方向对P型MIS晶体管的沟道产生作用，因此能够防止P型MIS晶体 管驱动能力的下降。而且，由于压应力绝缘膜lllb，形成在栅极电极104b 的上表面以及栅极长度方向的侧面上，因此能够沿栅极长度方向对P型M IS晶体管的沟道施加压应力，所以能够实现P型MIS晶体管驱动能力的提 高。还有，根据本实施例，由于压应力绝缘膜lllb，形成在P型MIS形 成区域的柵极电极104b的上表面以及栅极长度方向的侧面上，而且张应力 绝缘膜112，形成在栅极电极104b的栅极宽度方向的侧面上，所以相对于 P型MIS晶体管的沟道而言，能够使压应力沿栅极长度方向发挥作用，同 时能够使张应力沿栅极宽度方向发挥作用，因此能够进一步实现P型MIS 晶体管驱动能力的提高。另一方面，在本实施例中，因为栅极电极的栅极长度方向被设定为<1 10>方向，所以在N型MIS晶体管中，为了使N型MIS晶体管的驱动能 力提高，如图18(a)所示，在栅极长度方向及栅极宽度方向上都需要沿拉伸 方向发挥作用的应力。因此，根据本实施例，由于张应力绝缘膜112，形 成在N型MIS形成区域的栅极电极104a的上表面、栅极长度方向的侧面 以及栅极宽度方向的侧面上，所以能够使张应力沿栅极长度方向和栅极宽 度方向这两个方向对N型MIS晶体管的沟道发挥作用，因此能够实现N27 型MIS晶体管驱动能力的提高。再者，在本实施例中，以使用张应力绝缘膜112的情况作为具体示例 进行了举例说明，但本发明并不仅局限于此，也可以使用应力为中性(neut ral)的基层绝缘膜来代替张应力绝缘膜112。这样一来，虽然对于P型MIS晶体管的沟道而言，不能在栅极宽度方 向产生张应力，但是能够仅在栅极长度方向产生压应力而不在栅极宽度方 向产生压应力，因此能够防止P型MIS晶体管驱动能力的下降，而且可以 实现P型MIS晶体管驱动能力的提高。(第一变形例)下面，关于本发明第一变形例所涉及的半导体装置的制造方法，在参 照图9(a)和图9(b)的同时加以说明。图9(a)，是表示本发明第一变形例所 涉及的半导体装置的制造方法的重要部分工序的平面图；图9(b)，是表示 本发明第一变形例所涉及的半导体装置的制造方法的重要部分工序的剖面 图，具体来说，图9(b)是图9(a)中所示的IXb-IXb线处的剖面图，也就是 栅极宽度方向上的剖面图。还有，在图中，左側表示N型MIS形成区域， 右侧表示P型MIS形成区域。在此，图9(a)和图9(b)中，凡是与第一实施 例所涉及的半导体装置相同的构成要素，均用相同的符号进行标注。因此， 在本变形例中，与第一实施例相同的部分将不再进行重复说明。首先，依次进行了图3(a) 图3(c)和图6(a) 图6(c)、图4(a) 图4(c) 和图7(a) 图7(c)、以及图5(a)、图5(b)和图8(a)、图8(b)所示的工序后， 如图9(a)及图9(b)所示，在半导体村底上，形成覆盖全部N型MIS形成区 域而在P型MIS形成区域的一部分上开口的抗蚀膜Re2。其后，将側壁中 的在抗蚀膜Re2的开口处露出的部分去除以后，再除去抗蚀膜Re2。这样 一来，将位于P型MIS形成区域的栅极电极104b的栅极宽度方向的侧面 上的侧壁去除，使偏置侧壁105b露出，同时以夹持着偏置侧壁105b的方 式使侧壁207b残留在栅极电极104b的柵极长度方向的侧面上。然后，与图5(c)及图8(c)所示的工序相同，利用低压化学气相淀积法， 在半导体村底的整个面上，以覆盖各栅极电极104a、 104b的方式，形成张 应力绝缘膜。此时，张应力绝缘膜，以夹持着偏置侧壁105b的方式形成在 P型MIS形成区域的栅极电极104b的栅极宽度方向的侧面上。其后，与
第一实施例相同，通过依次进行与通常具有MIS晶体管的半导体装置的制 造方法相同的工序，从而能够制造出本变形例所涉及的半导体装置。在此，第一实施例与本变形例之间的不同点，如下所示。第一实施例中，在P型MIS形成区域的栅极电极104b的柵极宽度方 向的侧面上，以夹持着偏置侧壁105b及侧壁107b的方式，形成了张应力 绝缘膜112(参照图2(a))，与此相对，本变形例中，在栅极电极104b的栅 极宽度方向的侧面上，没有形成侧壁，张应力绝缘膜是以夹持着偏置侧壁 105b的方式形成的。根据本变形例，由于张应力绝缘膜，以夹持着偏置侧壁105b的方式形 成在P型MIS形成区域的栅极电极104b的栅极宽度方向的侧面上(侧壁被 除去从而在此没有形成侧壁)，所以对于P型MIS晶体管的沟道而言，能 够使张应力沿栅极宽度方向高效地发挥作用，所以能够进一步实现P型M IS晶体管驱动能力的提高。也就是，根据本变形例，能够防止下记问题，即如第一实施例所示 的那样，由于夹在栅极电极104b的栅极宽度方向的侧面和张应力绝缘膜1 12之间的侧壁107b的存在，而导致沿栅极宽度方向对P型MIS晶体管的 沟道产生作用的张应力被削弱的问题。这样一来，在本变形例中，与第一实施例相比，能够进一步实现P型 MIS晶体管驱动能力的提高。还有，本变形例中，在形成于P型MIS形成区域的栅极电极104b的 栅极宽度方向的侧面上的偏置侧壁及侧壁中，仅将侧壁进行了去除，而也 可以将露出的偏置侧壁也一并去除，从而露出栅极电极104b的栅极宽度方 向的側面。此时，在形成张应力绝缘膜之际，由于能够在栅极电极104b 的栅极宽度方向的侧面上以紧贴着该侧面的方式直接形成张应力绝缘膜， 所以与上述第一变形例相比，对于P型MIS晶体管的沟道而言，能够使张 应力沿栅极宽度方向更高效地发挥作用。(第二变形例)下面，关于本发明第二变形例所涉及的半导体装置的制造方法，在参 照图10(a)和图10(b)的同时加以说明。图lO(a)及图10(b),是表示本发明 第二变形例所涉及的半导体装置的制造方法的重要部分工序的平面图。还有，在图中，左侧表示N型MIS形成区域，右侧表示P型MIS形成区域。在依次进行了图3(a) 图3(c)和图6(a) 图6(c)、以及图4(a) 图4(c) 和图7(a) 图7(c)所示的工序后，如图10(a)所示，在半导体村底上，形成 覆盖N型MIS形成区域的活性区域及P型MIS形成区域的活性区域而在 N型MIS形成区域的元件隔离区域101及P型MIS形成区域的元件隔离 区域101上开口的抗蚀膜Re3。在此，例如可使用在图3(a)及图6(a)所示 的工序中，在半导体村底100中形成沟槽时所使用的抗蚀膜来作为抗蚀膜 Re3。其后，将侧壁中的在抗蚀膜Re3的开口处露出的部分去除以后，再 除去抗蚀膜Re3。还有，在本变形例中对侧壁进行除去的工序，是在硅化 物膜的形成工序和压应力绝缘膜的形成工序之间进行的，而也可以在侧壁 形成工序和源 漏极区域的形成工序之间、或者在源 漏极区域的形成工 序和硅化物膜的形成工序之间进行。这样一来，将侧壁中的位于元件隔离区域101上的部分进行去除，使 侧壁307a、307b以夹持着偏置侧壁105a、105b的方式残留在栅极电极104a、 104b中的位于活性区域上的部分的侧面上。然后，与图5(a)及图8(a)所示的工序相同，利用例如等离子体增强化 学气相沉积(PECVD)法，在半导体衬底100的整个面上，以覆盖各栅极电 极104a、 104b的方式，形成膜厚为30nm的由氮化硅膜构成的压应力绝缘 膜。此时，压应力绝缘膜，以夹持着偏置侧壁105a、 105b的方式形成在栅 极电极104a、 104b中的位于元件隔离区域101上的部分的侧面上。然后，与图5(b)及图8(b)所示的工序相同，在半导体村底上，形成在 整个N型MIS形成区域上开口而覆盖住P型MIS形成区域的一部分的抗 蚀膜。然后，将压应力绝缘膜中的在该抗蚀膜的开口处露出的部分去除以 后，再除去该抗蚀膜。这样一来，如图10(b)所示，使形成在P型MIS形 成区域的柵极电极104b的栅极宽度方向的侧面上的偏置侧壁105b露出， 同时使压应力绝缘膜lllb残留在栅极电极104b的上表面及栅极长度方向 的侧面上。然后，与图5(c)及图8(c)所示的工序相同，利用例如低压化学气相淀 积(LPCVD)法，在半导体衬底的整个面上，以覆盖各栅极电极104a、 104b 的方式，形成了张应力绝缘膜。此时，张应力绝缘膜，以夹持着偏置侧壁 105a、 105b的方式形成在栅极电极104a、 104b的栅极宽度方向的侧面上。 然后，与第一实施例相同，通过依次进行与通常具有MIS晶体管的半导体 装置的制造方法相同的工序，从而能够制造出本变形例所涉及的半导体装 置。在此，第一变形例与本变形例之间的不同点，如下所示。 在第一变形例中，侧壁207b，残留在P型MIS形成区域的元件隔离 区域101上，与此相对，在本变形例中，侧壁307b，没有残留在P型MIS 形成区知戈的元件隔离区域101上，而只形成在活性区域100b上。在此，在 本变形例中，由于在栅极电极104a、 104b中的位于活性区域100a、 100b 上的部分的侧面上，依次形成了偏置侧壁105a、 105b及側壁307a、 307b， 所以没有对各导电型MIS晶体管的特性造成任何不良影响。根据本变形例，由于张应力绝缘膜，以夹持着偏置側壁105b的方式形 成在P型MIS形成区域的栅极电极104b的栅极宽度方向的侧面上，而且 在元件隔离区域上的栅极电极104b的侧面没有残存侧壁307b ，所以对于P 型MIS晶体管的沟道而言，能够使张应力沿栅极宽度方向更高效地发挥作 用。这样一来，在本变形例中，与第一变形例相比，能够进一步实现P型 MIS晶体管驱动能力的提高。而且，根据本变形例，由于张应力绝缘膜，以夹持着偏置侧壁105a 的方式形成在N型MIS形成区域的栅极电极104a中的位于元件隔离区域 101上的部分的侧面上(侧壁被去除从而在此没有形成侧壁)，所以对于N 型MIS晶体管的沟道而言，能够使张应力在栅极长度方向和栅极宽度方向 上都高效地发挥作用，因此能够进一步实现N型MIS晶体管驱动能力的提 高。还有，在本变形例中，以除去侧壁107b中的整个存在于元件隔离区域 101上的部分为目的，将利用在半导体村底100中形成沟槽时所使用的抗 蚀膜来作为抗蚀膜Re3的情况作为具体示例进行了举例说明，但本发明并 不仅局限于此。还有，本变形例中，在存在于元件隔离区域101上的偏置侧壁以及侧 壁中，仅将侧壁进行了去除，而也可以将偏置侧壁也一并去除。此时，与 上述第二变形例相比，对于P型MIS晶体管的沟道而言，能够使张应力沿栅极宽度方向更高效地发挥作用。 (第二实施例)下面，关于本发明第二实施例所涉及的半导体装置，在参照图11以及 图12(a)和图12(b)的同时加以说明。图11是表示本发明第二实施例所涉及 的半导体装置结构的平面图。并且，在图中，左側表示N型MIS形成区域， 右侧表示P型MIS形成区域。还有，图12(a)及图12(b),是表示本发明第 二实施例所涉及的半导体装置结构的剖面图。具体来说，图12(a)，是图1 1中所示的XIIa-XIIa线处的剖面图，也就是表示栅极宽度方向的剖面图。 另一方面，在图12(b)中，左側表示图11中所示的XIIbl-XIIbl线处的剖 面图，也就是表示栅极长度方向的剖面图，右侧表示图11中所示的XIIbr-X IIbr线处的剖面图，也就是表示栅极长度方向的剖面图。并且，在图中， 左侧所示的"N"代表N型MIS形成区域，右侧所示的"P"代表P型MIS 形成区域。在此，图11以及图12(a)和图12(b)中，凡是与前面所述的第一 实施例所涉及的半导体装置相同的构成要素，均用相同的符号进行标注。 因此，在本实施例中，与前面所述的第一实施例相同的部分不再进行重复 说明。在此，本实施例中，将在主面为(100)面的半导体村底上，分别设置N 型MIS晶体管及P型MIS晶体管，并将构成各导电型晶体管的栅极电极 的栅极长度方向设定为<100>方向的情况作为具体示例进行了举例说明。如图ll所示，在N型MIS形成区域，形成了被元件隔离区域围绕的 由半导体村底构成的活性区域100a，同时在P型MIS形成区域，形成了 被元件隔离区域围绕的由半导体衬底构成的活性区域100b。在N型MIS 形成区域的活性区域100a上，夹持着栅极绝缘膜，形成了栅极电极104a， 同时在P型MIS形成区域的活性区域100b上，夹持着栅极绝缘膜，形成 了栅极电极104b。在栅极电极104a、 104b的侧面上，依次形成了偏置侧 壁105a、 105b以及侧壁107a、 107b。在本实施例中，如图11所示，在半导体村底上，以覆盖N型MIS形成 区域的栅极电极104a的上表面以及栅极长度方向的侧面的方式，形成了张 应力绝缘膜411a。还有，在半导体村底上，以覆盖各栅极电极104a、 104b 的方式，形成了压应力绝缘膜412。在此，例如张应力绝缘膜411a的栅极 宽度方向的端部，位于栅极电极104a中的存在于元件隔离区域101上的部 分上，如图11所示。还有，如图12(a)及图12(b)所示，在半导体村底IOO的上部，有选择 地形成了在沟槽内埋入了氧化硅膜的元件隔离区域101。这样一来，在N 型MIS形成区域，形成了被元件隔离区域101围绕的由半导体村底IOO构 成的活性区域100a，同时在P型MIS形成区域，形成了被元件隔离区域l 01围绕的由半导体衬底IOO构成的活性区域100b。在半导体衬底100的N 型MIS形成区域，形成了 P型阱区域102a,另一方面在半导体衬底100 的P型MIS形成区域，形成了 N型阱区域102b。在N型MIS形成区域的活性区域100a上，夹持着栅极绝缘膜103a 形成了栅极电极104a，同时在P型MIS形成区域的活性区域100b上，夹 持着栅极绝缘膜103b形成了栅极电极104b。在栅极电极104a、 104b的侧 面上，依次形成了偏置側壁105a、 105b以及侧壁107a、 107b。如图12(b)所示，在N型MIS形成区域的活性区域100a中的位于栅极 电极104a的侧下方的区域，形成了 N型外延区域106a，同时在活性区域 100a中的位于侧壁107a的侧下方的区域，形成了所具有的结部比N型外 延区域106a的结部深的N型源 漏极区域108a。另一方面，在P型MIS 形成区域的活性区域100b中的位于栅极电极104b的侧下方的区域，形成 了 P型外延区域106b，同时在活性区域100b中的位于侧壁107b的侧下方 的区域，形成了所具有的结部比P型外延区域106b的结部深的P型源*漏 极区域108b。在源 漏极区域108a、 108b的上部，形成了硅化物膜109a、 109b。 还有，在栅极电极104a、 104b的上部，形成了硅化物膜110a、 110b。在本实施例中，如图12(b)所示，在半导体村底100上，以覆盖N型 MIS形成区域的栅极电极104a的上表面及栅极长度方向的侧面的方式，形 成了张应力绝缘膜411a。不过，张应力绝缘膜411a，没有形成在栅极电极 104a的栅极宽度方向的侧面上(参照图12(a)所示)。还有，在半导体衬底100 上，以覆盖各栅极电极104a、 104b的方式，形成了压应力绝缘膜412。在 压应力绝缘膜412上，形成了层间绝缘膜113。
如上所示，在本实施例里，N型MIS形成区域中，在栅极电极104a 的上表面及栅极长度方向的侧面上，依次形成了张应力绝缘膜41 la及压应 力绝缘膜412，同时在栅极电极104a的栅极宽度方向的侧面上，形成了压 应力绝缘膜412。另一方面，P型MIS形成区域中，在栅极电极104b的上表面、栅极 长度方向的侧面以及栅极宽度方向的侧面的所有面上，形成了压应力绝缘 膜412。下面，关于本发明第二实施例所涉及的半导体装置的制造方法，在参 照前面所述的图3(a) 图3(c)和图6(a) 图6(c)、前面所述的图4(a) 图4 (c)和图7(a) 图7(c)、以及图13(a) 图13(c)和图M(a) 图14(c)的同时加 以说明。图13(a) 图13(c)是表示本发明第二实施例所涉及的半导体装置 的制造方法的重要部分工序的剖面图，所表示的是栅极宽度方向的剖面图。 并且，在图中，左侧所示的"N"代表N型MIS形成区域，右侧所示的"P" 代表P型MIS形成区^ 戈。另一方面，图14(a) 图14(c)是表示本发明第二 实施例所涉及的半导体装置的制造方法的重要部分工序的剖面图，所表示 的是柵极长度方向的剖面图。再者，为了简略地进行图示，在图中，左侧 表示N型MIS形成区域，右侧表示P型MIS形成区域。在此，图13(a) 图13(c)及图14(a) 图14(c)中，凡是与前面所述的第一实施例所涉及的半 导体装置相同的构成要素，均用相同的符号进行标注。因此，在本实施例 中，与前面所述的第一实施例相同的部分不再进行重复说明。还有，图13 (a) 图13(c)中所示的各步工序，分别与图14(a) 图14(c)中所示的各步工 序相对应。首先，依次进行与前面所述的图3(a) 图3(c)和图6(a) 图6(c)、以及 前面所述的图4(a) 图4(c)和图7(a) 图7(c)中所示的工序相同的工序。其次，如图13(a)及图14(a)所示，利用例如低压化学气相淀积(LPCVD) 法，在半导体村底100的整个面上，以覆盖各栅极电极104a、 104b的方式， 形成膜厚为30nm的由氮化硅膜构成的张应力绝缘膜411。然后，如图13(b)及图14(b)所示，在张应力绝缘膜411上，形成覆盖 住N型MIS形成区域的一部分而在整个P型MIS形成区域上开口的抗蚀 膜Re4。然后，用抗蚀膜Re4作为掩模，利用蚀刻，将张应力绝缘膜411
中的在抗蚀膜Re4的开口处露出的部分去除以后，再除去抗蚀膜Re4。这 样一来，从张应力绝缘膜411中，将位于P型MIS形成区城的部分以及位 于N型MIS形成区域的栅极电极104a的柵极宽度方向的侧面上的部分除 去，使张应力绝缘膜411a残留在N型MIS形成区域的栅极电极104a的上 表面以及栅极长度方向的侧面上。然后，如图13(c)及图14(c)所示，利用例如等离子体增强化学气相沉 积(PECVD)法，在半导体衬底100的整个面上，以覆盖各栅极电极104a、 104b的方式，形成膜厚为30nm的由氮化硅膜构成的压应力绝缘膜412。 然后，利用例如化学气相淀积(CVD)法，在压应力绝缘膜412上，形成了 层间绝缘膜113后，利用化学机械研磨(CMP)法，对层间绝缘膜113的表 面进行平坦/ft加工。然后，与通常具有MIS晶体管的半导体装置的制造方法相同，在张应 力绝缘膜411a、压应力绝缘膜412以及层间绝缘膜113中，形成到达N型 MIS形成区域的各硅化物膜109a、 110a的接触孔(无图示)，同时在压应力 绝缘膜412以及层间绝缘膜113中，形成到达P型MIS形成区域的各硅化 物膜109b、 110b的接触孔(无图示)。其后，在各接触孔的底部以及侧壁部 形成了阻挡金属(barrier metal)膜(无图示)后，向各接触孔内埋入金属膜。 这样一来，在接触孔内，夹持着阻挡金属膜形成了由被埋入的金属膜构成 的接触插塞(无图示)。然后，在层间绝缘膜113上，形成了与接触插塞电 连接的金属布线(无图示)。按上述所示的方法进行制作，能够制造出本实施例所涉及的半导体装置。在此，本实施例中，因为栅极电极的栅极长度方向被设定为<100>方 向，所以在N型MIS晶体管中，使N型MIS晶体管驱动能力提高的应力 的方向，在栅极长度方向和栅极宽度方向上存在着差异。具体来说，如图 18(b)所示，在栅极长度方向上需要沿拉伸方向发挥作用的应力，与此相对 在栅极宽度方向上需要沿压缩方向发挥作用的应力。因此，在本实施例中，如图11以及图12(a)和图12(b)所示，在N型M IS形成区域的栅极电极104a的上表面以及栅极长度方向的侧面上，形成 了张应力绝缘膜411a，同时在栅极电极104a的栅极宽度方向的侧面上，
形成了压应力绝缘膜412。根据本实施例，由于在N型MIS形成区域的栅极电极104a的栅极宽 度方向的侧面上，没有形成张应力绝缘膜411a，所以张应力没有沿栅极宽 度方向对N型MIS晶体管的沟道产生作用，因此能够防止N型MIS晶体 管驱动能力的下降。而且，由于张应力绝缘膜411a，形成在栅极电极104a 的上表面以及栅极长度方向的侧面上，因此能够沿栅极长度方向对N型M IS晶体管的沟道施加张应力，所以能够实现N型MIS晶体管驱动能力的 提高。还有，根据本实施例，由于张应力绝缘膜411a，形成在N型MIS形 成区域的栅极电极104a的上表面以及栅极长度方向的侧面上，而且压应力 绝缘膜412,形成在栅极电极104a的栅极宽度方向的侧面上，所以相对于 N型MIS晶体管的沟道而言，能够使张应力沿栅极长度方向发挥作用，同 时能够使压应力沿栅极宽度方向发挥作用，因此能够进一步实现N型MIS 晶体管驱动能力的提高。另一方面，在本实施例中，因为栅极电极的栅极长度方向被设定为<10 0>方向，所以在P型MIS晶体管中，为了使P型MIS晶体管的驱动能力 提高，如图18(b)所示，在栅极长度方向上需要沿压缩方向发挥作用的应力。 因此，根据本实施例，由于压应力绝缘膜412，形成在P型MIS形成区域 的栅极电极104b的上表面以及栅极长度方向的侧面上，所以能够沿栅极长 度方向对P型MIS晶体管的沟道施加压应力，所以能够实现P型MIS晶 体管驱动能力的提高。再者，在本实施例中，以使用压应力绝缘膜412的情况作为具体示例 进行了举例说明，但本发明并不仅局限于此，也可以使用应力为中性的基 层绝缘膜来代替压应力绝缘膜412。这样一来，虽然对于N型MIS晶体管的沟道而言，不能在柵极宽度方 向产生压应力，但是能够仅在柵极长度方向产生张应力而不在栅极宽度方 向产生张应力，因此能够防止N型MIS晶体管驱动能力的下降，并且可以 实现N型MIS晶体管驱动能力的提高。(第三变形例)下面，关于本发明第三变形例所涉及的半导体装置的制造方法，在参 照图15(a)和图15(b)的同时加以说明。图15(a)，是表示本发明第三变形例 所涉及的半导体装置的制造方法的重要部分工序的平面图；图15(b)，是表 示本发明第三变形例所涉及的半导体装置的制造方法的重要部分工序的剖 面图，具体来说，图15(b)是图15(a)中所示的XVb-XVb线处的剖面图，也 就是栅极宽度方向上的剖面图。还有，在图中，左侧表示N型MIS形成区 域，右侧表示P型MIS形成区域。在此，图15(a)和图15(b)中，凡是与第 二实施例所涉及的半导体装置相同的构成要素，均用相同的符号进行标注。 因此，在本变形例中，与第二实施例相同的部分将不再进行重复说明。首先，依次进行了前面所述的图3(a) 图3(c)和图6(a) 图6(c)、图4 (a) 图4(c)和图7(a) 图7(c)、以及图13(a)、图13(b)和图14(a)、图14(b) 所示的工序后，如图15(a)及图15(b)所示，在半导体村底上，形成在N型 MIS形成区域的一部分上开口而覆盖住整个P型MIS形成区域的抗蚀膜R e5。其后，将侧壁中的在抗蚀膜Re5的开口处露出的部分去除以后，再除 去抗蚀膜Re5。这样一来，将位于N型MIS形成区域的栅极电极104a的 栅极宽度方向的侧面上的侧壁去除，使偏置侧壁105a露出，同时以夹持着 偏置侧壁105a的方式使侧壁507a残留在栅极电极104a的栅极长度方向的 侧面上。然后，与图13(c)及图14(c)所示的工序相同，利用等离子体增强化学 气相沉积(PECVD)法，在半导体村底的整个面上，以覆盖各栅极电极104a、 104b的方式，形成压应力绝缘膜。此时，压应力绝缘膜，以夹持着偏置侧 壁105a的方式形成在N型MIS形成区域的栅极电极104a的栅极宽度方向 的侧面上。其后，与第二实施例相同，通过依次进行与通常的具有MIS晶 体管的半导体装置的制造方法相同的工序，从而能够制造出本变形例所涉 及的半导体装置。在此，第二实施例与本变形例之间的不同点，如下所示。 第二实施例中，在N型MIS形成区域的栅极电极104a的栅极宽度方 向的侧面上，以夹持着偏置侧壁105a及侧壁107a的方式，形成了压应力 绝缘膜412(参照图12(a))，与此相对，本变形例中，在栅极电极104a的栅 极宽度方向的侧面上，没有形成侧壁，压应力绝缘膜是以夹持着偏置侧壁 105a的方式形成的。
根据本变形例，由于压应力绝缘膜，以夹持着偏置侧壁105a的方式形 成在N型MIS形成区域的栅极电极104a的栅极宽度方向的侧面上(侧壁被 除去从而在此没有形成侧壁)，所以对于N型MIS晶体管的沟道而言，能 够使压应力沿栅极宽度方向高效地发挥作用，所以能够进一步实现N型M IS晶体管驱动能力的提高。也就是，根据本变形例，能够防止下记问题，即如第二实施例所示 的那样，由于夹在栅极电极104a的栅极宽度方向的侧面和压应力绝缘膜4 12之间的侧壁107a的存在，而导致沿栅极宽度方向对N型MIS晶体管的 沟道产生作用的压应力被削弱的问题。这样一来，在本变形例中，与第二实施例相比，能够进一步实现N型 MIS晶体管驱动能力的提高。还有，本变形例中，在形成于N型MIS形成区域的栅极电极104a的 栅极宽度方向的侧面上的偏置侧壁以及侧壁中，仅将侧壁进行了去除，而 也可以将露出的偏置侧壁也一并去除，从而露出栅极电极104a的栅极宽度 方向的侧面。此时，在形成压应力绝缘膜之际，由于能够在栅极电极104a 的栅极宽度方向的侧面上以紧贴着该侧面的方式直接形成压应力绝缘膜， 所以与上述第三变形例相比，对于N型MIS晶体管的沟道而言，能够使压 应力沿栅极宽度方向更加高效地发挥作用。(第四变形例)下面，关于本发明第四变形例所涉及的半导体装置的制造方法，在参 照图16(a)和图16(b)的同时加以说明。图16(a)及图16(b),是表示本发明 第四变形例所涉及的半导体装置的制造方法的重要部分工序的平面图。还 有，在图中，左侧表示N型MIS形成区域，右侧表示P型MIS形成区域。 在此，图16(a)和图16(b)中，凡是与第二实施例所涉及的半导体装置相同 的构成要素，均用相同的符号进行标注。因此，在本变形例中，与第二实 施例相同的部分不再进行重复说明。在依次进行了前面所述的图3(a) 图3(c)和图6(a) 图6(c)、以及图4 (a) 图4(c)和图7(a) 图7(c)中所示的工序后，如图16(a)所示，在半导体 衬底上，形成覆盖N型MIS形成区域的活性区域及P型MIS形成区域的 活性区域而在N型MIS形成区域的元件隔离区域101及P型MIS形成区
域的元件隔离区域101上开口的抗蚀膜Re6。在此，例如可使用前面所述 的图3(a)及图6(a)所示的工序中，在半导体村底100中形成沟槽时所使用 的抗蚀膜来作为抗蚀膜Re6。其后，将侧壁中的在抗蚀膜Re6的开口处露 出的部分去除以后，再除去抗蚀膜Re6。还有，在本变形例中对侧壁进行 去除的工序，是在硅化物膜的形成工序和张应力绝缘膜的形成工序之间进 行的，而也可以在侧壁的形成工序和源 漏极区域的形成工序之间、或者 在源 漏极区域的形成工序和硅化物膜的形成工序之间进行。这样一来，将侧壁中的位于元件隔离区域101上的部分进行去除，使 侧壁607a、607b以夹持着偏置側壁105a、105b的方式残留在栅极电极104a、 104b中的位于活性区域上的部分的侧面上。然后，与图13(a)及图14(a)所示的工序相同，利用例如低压化学气相 淀积(LPCVD)法，在半导体村底的整个面上，以覆盖各栅极电极104a、104b 的方式，形成膜厚为30nm的由氮化硅膜构成的张应力绝缘膜。此时，张 应力绝缘膜，以夹持着偏置侧壁105a、 105b的方式形成在栅极电极104a、 104b中的位于元件隔离区域101上的部分的侧面上。然后，与图13(b)及图14(b)所示的工序相同，在半导体衬底上，形成 覆盖住N型MIS形成区域的一部分而在整个P型MIS形成区域上开口的 抗蚀膜。然后，将张应力绝缘膜中的在该抗蚀膜的开口处露出的部分去除 以后，再除去该抗蚀膜。这样一来，如图16(b)所示，使形成在N型MIS 形成区域的栅极电极104a的栅极宽度方向的侧面上的偏置侧壁105a露出， 同时使张应力绝缘膜411a残留在栅极电极104a的上表面以及柵极长度方 向的烦'J面上。然后，与图13(c)及图14(c)所示的工序相同，利用例如等离子体增强 化学气相沉积(PECVD)法，在半导体衬底的整个面上，以覆盖各栅极电极 104a、 104b的方式，形成压应力绝缘膜。此时，压应力绝缘膜，以夹持着 偏置侧壁105a的方式形成在栅极电极104a、 104b的栅极宽度方向的侧面 上。然后，与第二实施例相同，通过依次进行与通常具有MIS晶体管的半 导体装置的制造方法相同的工序，从而能够制造出本变形例所涉及的半导 体装置。在此，第三变形例与本变形例之间的不同点，如下所示。39 在第三变形例中，侧壁507a，残留在N型MIS形成区域的元件隔离 区域101上，与此相对，在本变形例中，侧壁607a，没有残留在N型MIS 形成区域的元件隔离区域101上，而只形成在活性区域100a上。在此，在 本变形例中，由于在栅极电极104a、 104b中的位于活性区域100a、 100b 上的部分的侧面上，依次形成了偏置侧壁105a、 105b及侧壁607a、 607b， 所以没有对各导电型MIS晶体管的特性造成任何不良影响。根据本变形例，由于压应力绝缘膜，以夹持着偏置侧壁105a的方式形 成在N型MIS形成区域的栅极电极104a的栅极宽度方向的侧面上，而且 在元件隔离区fe戈101上的栅极电极104a的側面没有残存侧壁607a，所以 对于N型MIS晶体管的沟道而言，能够使压应力沿栅极宽度方向更高效地 发挥作用。这样一来，在本变形例中，与第三变形例相比，能够进一步实现N型 MIS晶体管驱动能力的提高。还有，在本变形例中，以除去侧壁107a中的整个存在于元件隔离区域 101上的部分为目的，将利用在半导体村底100中形成沟槽时所使用的抗 蚀膜来作为抗蚀膜Re6的情况作为具体示例进行了举例说明，但本发明并 不仅局限于此。还有，本变形例中，在存在于元件隔离区域101上的偏置侧壁以及侧壁中，仅将侧壁进行了去除，而也可以将偏置侧壁一并去除。此时，与上述第四变形例相比，对于N型MIS晶体管的沟道而言，能够使压应力沿栅极宽度方向更高效地发挥作用。 (其他的实施例)还有，在第一实施例中，将在P型MIS形成区域的栅极电极104b的 上表面以及栅极长度方向的侧面上，依次形成了压应力绝缘膜11 lb及张应 力绝缘膜112的情况作为具体示例进行了举例说明，但本发明并不仅局限 于此。例如，与图5(c)及图8(c)所示的工序相同，在半导体衬底100的整个 面上，以覆盖各栅极电极104a、 104b的方式，形成了张应力绝缘膜112 后，在进行形成层间绝缘膜113的工序之前，利用光刻法，在半导体村底 100上，形成了具有规定形状的抗蚀膜。其后，将该抗蚀膜作为掩模，利
用蚀刻，将张应力绝缘膜112中的位于栅极电极104b的上表面以及栅极长 度方向的侧面上的部分有逸择地去除以后，再将该抗蚀膜除去。这样一来， 使张应力绝缘膜残留在栅极电极104b的栅极宽度方向的侧面上。其后，依 次进行了与图5(c)及图8(c)所示的工序相同的工序后，再依次进行与通常 的具有MIS晶体管的半导体装置的制造方法相同的工序。这样一来，由于在P型MIS形成区域的栅极电极104b的上表面以及 栅极长度方向的侧面上，只形成了压应力绝缘膜lllb，所以对于P型MIS 晶体管的沟道而言，能够使压应力沿栅极长度方向更加高效地发挥作用， 因此能够进一步实现P型MIS晶体管驱动能力的提高。另一方面，在第二实施例中，将在N型MIS形成区域的栅极电极104a 的上表面以及栅极长度方向的侧面上，依次形成了张应力绝缘膜411a及压 应力绝缘膜412的情况作为具体示例进行了举例说明，但本发明并不仅局 限于此。例如，与图13(c)及图14(c)所示的工序相同，在半导体村底100的整 个面上，以覆盖各栅极电极104a、 104b的方式，形成了压应力绝缘膜412 后，在进行形成层间绝缘膜113的工序之前，利用光刻法，在半导体村底 100上，形成了具有规定形状的抗蚀膜。其后，将该抗蚀膜作为掩模，利 用蚀刻，将压应力绝缘膜412中的位于栅极电极104a的上表面以及栅极长 度方向的侧面上的部分有选择地去除以后，再将该抗蚀膜除去。这样一来， 使压应力绝缘膜残留在栅极电极104a的栅极宽度方向的侧面上。其后，依 次进行了与图13(c)及图14(c)所示的工序相同的工序后，再依次进行与通 常的具有MIS晶体管的半导体装置的制造方法相同的工序。这样一来，由于在N型MIS形成区域的栅极电极104a的上表面以及 栅极长度方向的侧面上，只形成了张应力绝缘膜411a，所以对于N型MIS 晶体管的沟道而言，能够使张应力沿栅极长度方向更高效地发挥作用，因 此能够进一步实现N型MIS晶体管驱动能力的提高。还有，在第一及第二实施例中，将同时具有N型MIS晶体管及P型 MIS晶体管的半导体装置作为具体示例进行了举例说明，而本发明并不仅 局限于此，例如在只具有N型MIS晶体管的半导体装置、或者只具有P 型MIS晶体管的半导体装置中，也能够应用本发明。
还有，在第一及第二实施例中，作为驱动能力得以提高的应力的方向在栅极长度方向和栅极宽度方向上存在着差异的MIS晶体管，将柵极电极 的栅极长度方向设定为<110>方向的P型MIS晶体管、或者栅极电极的栅 极长度方向设定为〈10O方向的N型MIS晶体管作为具体示例进行了举例 说明，而本发明并不仅局限于此。还有，第一及第二实施例里，在第一MIS晶体管的特別是位于活性区 域上的部分中，将第一应力绝缘膜(压应力绝缘膜111b、张应力绝缘膜4 lla) 和第一基层绝缘膜(张应力绝缘膜112、压应力绝缘膜412)之间重叠的情况 作为具体示例进行了举例说明，但本发明并不仅局限于此，例如从第一 MIS晶体管的位于活性区域上的部分中除去第一基层绝缘膜时，也能够应 用本发明。(产业上的利用可能性)本发明，对在栅极电极上设置了应力绝缘膜的半导体装置及其制造方 法是有用的。
权利要求
1.一种半导体装置，具有形成在半导体衬底的第一活性区域上的第一金属绝缘体半导体晶体管，其特征在于上述第一金属绝缘体半导体晶体管，包括第一栅极绝缘膜，形成在上述第一活性区域上，第一栅极电极，形成在上述第一栅极绝缘膜上，第一应力绝缘膜，形成在上述第一栅极电极的上表面及栅极长度方向的侧面上，并沿栅极长度方向对上述第一金属绝缘体半导体晶体管的沟道施加第一应力，以及第一基层绝缘膜，形成在上述第一栅极电极的栅极宽度方向的侧面上；在上述第一栅极电极的栅极宽度方向的侧面上，没有形成上述第一应力绝缘膜。
2. 根据权利要求1所述的半导体装置，其特征在于 上述第一基层绝缘膜，是沿栅极宽度方向对上述第一金属绝缘体半导体晶体管的沟道施加第二应力的第二应力绝缘膜；上述第一应力，是压应力及张应力中的任一种应力； 上述第二应力，是与上述第一应力不同的那种压应力或张应力。
3. 根据权利要求2所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管； 上述第一应力是压应力；上述第二应力是张应力。
4. 根据权利要求3所述的半导体装置，其特征在于 上述半导体村底的主面是(100)面； 上述第一栅极电极的栅极长度方向是<110>方向。
5. 根据权利要求2所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管； 上述第一应力是张应力；上述第二应力是压应力。
6. 根据权利要求5所述的半导体装置，其特征在于 上述半导体村底的主面是(100)面； 上述第一栅极电极的栅极长度方向是<100>方向。
7. 根据权利要求1所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管，还包括第一侧壁，且该第一侧壁形成在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之 间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一基层绝缘膜 之间。
8. 根据权利要求l所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管，还包括第一侧壁，且该第一侧壁形成在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之 间；在上述第一柵极电极的栅极宽度方向的侧面和上述第一基层绝缘膜之 间，没有形成上述第一侧壁。
9. 根据权利要求1所述的半导体装置，其特征在于 上述第一活性区域，是被形成在上述半导体衬底中的元件隔离区域围绕的区域；上述第一金属绝缘体半导体晶体管，还包括第一侧壁，且该第一侧壁 形成在上迷第一柵极电极中的位于上述第一活性区域上的部分的侧面上；在上述第一栅极电极中的位于上述元件隔离区域上的部分的栅极长度 方向的侧面和上述第一应力绝缘膜之间、以及在上述第一栅极电极中的位 于上述元件隔离区域上的部分的栅极宽度方向的侧面和上述第一基层绝缘 膜之间，没有形成上述第一侧壁。
10. 根据权利要求1所述的半导体装置，其特征在于还包括形成在上述半导体村底的第二活性区域上的第二金属绝缘体 半导体晶体管；上述第二金属绝缘体半导体晶体管，包括 第二栅极绝缘膜，形成在上述第二活性区域上， 第二栅极电极，形成在上述第二栅极绝缘膜上，以及 第二基层绝缘膜，形成在上迷第二栅极电极上。
11. 根据权利要求2所述的半导体装置，其特征在于还包括形成在上述半导体村底的第二活性区域上的第二金属绝缘体 半导体晶体管；上述第二金属绝缘体半导体晶体管，包括 第二栅极绝缘膜，形成在上述第二活性区域上， 第二栅极电极，形成在上述第二栅极绝缘膜上，以及 第二基层绝缘膜，形成在上述第二栅极电极上； 上述第二基层绝缘膜，是对上述第二金属绝缘体半导体晶体管的沟道 施加第三应力的第三应力绝缘膜；上述第三应力绝缘膜和上述第二应力绝缘膜是由相同的绝缘膜构成的。
12. 根据权利要求11所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管； 上述第二金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管； 上述第一应力是压应力；上述第二应力是张应力； 上述第三应力是张应力。
13. 根据权利要求12所述的半导体装置，其特征在于 上述半导体衬底的主面是(100)面，上述第一栅极电极及上述第二栅极电极的栅极长度方向是<110>方向。
14. 根据权利要求11所述的半导体装置，其特征在于 上述第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管； 上述第二金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管； 上述第一应力是张应力；上述第二应力是压应力； 上述第三应力是压应力。
15. 根据权利要求14所述的半导体装置，其特征在于 上述半导体衬底的主面是(100)面，上述第一栅极电极及上述第二栅极电极的栅极长度方向是<100>方向。
16. 根据权利要求IO所述的半导体装置，其特征在于 上述第二金属绝缘体半导体晶体管，还包括第二侧壁，且该第二侧壁形成在上述第二栅极电极的侧面和上述第二基层绝缘膜之间。
17. 根据权利要求11所述的半导体装置，其特征在于 上述第二活性区域，是被形成在上述半导体村底中的元件隔离区域围绕的区域；上述第一活性区域和上述第二活性区域，被上述元件隔离区域隔离； 上述第二金属绝缘体半导体晶体管，还包括第二侧壁，且该第二侧壁形成在上述第二柵极电极中的位于上述第二活性区域上的部分的侧面上； 在上述第二栅极电极中的位于上述元件隔离区域上的部分的侧面和上述第三应力绝缘膜之间，没有形成上述第二侧壁。
18. —种半导体装置的制造方法，该半导体装置具有形成在半导体村 底的第一活性区域上的第一金属绝缘体半导体晶体管，其特征在于包括工序a，在上述第一活性区域上，依次形成第一栅极绝缘膜及第一栅 极电极，工序b，在上述第一栅极电极上，形成第一应力绝缘膜，工序c，将上述第一应力绝缘膜中的位于上述第一栅极电极的栅极宽 度方向的侧面上的部分去除，以及工序d，位于上述工序c之后，在上述第一栅极电极的栅极宽度方向 的侧面上，形成第一基层绝缘膜；上述第一应力绝缘膜，沿栅极长度方向对具有上述第一栅极电极的上 述第一金属绝缘体半导体晶体管的沟道施加第一应力。
19. 根据权利要求18所述的半导体装置的制造方法，其特征在于 上述工序d，是作为上述第一基层绝缘膜，形成沿栅极宽度方向对上述第一金属绝缘体半导体晶体管的沟道施加第二应力的第二应力绝缘膜的 工序；上述第一应力，是压应力及张应力中的任一种应力； 上述第二应力，是与上述第一应力不同的那种压应力或张应力。
20. 根据权利要求18所述的半导体装置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，还包括工序e，且该工序e为在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之 间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一基层绝缘膜 之间，形成第一侧壁。
21. 根据权利要求18所述的半导体装置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，还包括工序e，且该工序e为在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之 间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一基层绝缘膜 之间，形成第一侧壁；上述工序c，还包括将上述第一侧壁中的位于上述第一栅极电极的栅 极宽度方向的侧面上的部分去除的工序。
22. 根据权利要求18所述的半导体装置的制造方法，其特征在于 在上述工序a之前，还包括工序x，且该工序x为在上述半导体衬底中，形成围绕上述第一活性区域的元件隔离区域；在上述工序a之后并且在上述工序b 之前，还包括工序6，且该工序6 为在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之 间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一基层绝缘膜 之间，形成第一侧壁；在上述工序e之后并且在上述工序b之前，还包括工序f，且该工序f 为将上述第一侧壁中的位于上述元件隔离区域上的部分去除。
23. 根据权利要求18所述的半导体装置的制造方法，其特征在于 上述半导体装置，还包括形成在上述半导体衬底的第二活性区域上的第二金属绝缘体半导体晶体管；上述工序a，还包括在上述第二活性区域上，依次形成第二栅极绝缘 膜及第二栅极电极的工序；上述工序d，还包括在上述第二柵极电极上，形成第二基层绝缘膜的 工序。
24. 根据权利要求19所述的半导体装置的制造方法，其特征在于 上述半导体装置，还包括形成在上述半导体村底的第二活性区域上的 第二金属绝缘体半导体晶体管；上述工序a，还包括在上述第二活性区域上，依次形成第二栅极绝缘 膜及第二栅极电极的工序；上述工序d，还包括在上述第二栅极电极上，形成第二基层绝缘膜的 工序；上述工序d，是作为上述第二基层绝缘膜，形成对具有上述第二栅极 电极的上述第二金属绝缘体半导体晶体管的沟道施加第三应力的第三应力 绝缘膜的工序；上述第三应力绝缘膜，是由与上述第二应力绝缘膜相同的绝缘膜构成的。
25. 根据权利要求23所述的半导体装置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，还包括工序el和工序e2，且该工序el为在上述第一栅极电极的栅极长度方向的侧面和上述第一应力绝缘膜之间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一 基层绝缘膜之间形成第一侧壁，并且该工序e2为在上述第二栅极电极的侧 面和上述第二基层绝缘膜之间形成第二侧壁。
26. 根据权利要求24所述的半导体装置的制造方法，其特征在于 在上述工序a之前，还包括工序x，且该工序x为在上迷半导体村底中，形成隔离上述第一活性区域和上述第二活性区域、并围绕上述第二活 性区域的元件隔离区域；在上述工序a之后并且在上述工序b之前，还包括工序el和工序e2， 且该工序el为在上述第一栅极电极的栅极长度方向的侧面和上述第一应 力绝缘膜之间、以及上述第一栅极电极的栅极宽度方向的侧面和上述第一 基层绝缘膜之间形成第一侧壁，并且该工序e2为在上述第二栅极电极的侧 面和上述第三应力绝缘膜之间形成第二侧壁；在上述工序el及上述工序e2之后并且在上述工序b之前，还包括工 序fl和工序f2,且该工序fl为将上述第一侧壁中的位于上述元件隔离区 域上的部分去除，并且该工序f2为将上述第二侧壁中的位于上述元件隔离 区域上的部分去除。
全文摘要
本发明涉及一种防止MIS晶体管驱动能力下降的在栅极电极上设置了应力绝缘膜的半导体装置及其制造方法。在具有形成在半导体衬底(100)的第一活性区域(100b)上的第一MIS晶体管的半导体装置中，第一MIS晶体管包括形成在上述第一活性区域上的第一栅极绝缘膜(103b)、形成在上述第一栅极绝缘膜上的第一栅极电极(104b)、形成在上述第一栅极电极的上表面及栅极长度方向的侧面上并沿栅极长度方向对第一MIS晶体管的沟道施加第一应力的第一应力绝缘膜(111b)、形成在上述第一栅极电极的栅极宽度方向的侧面上的第一基层绝缘膜(112)；在上述第一栅极电极的栅极宽度方向的侧面上没有形成上述第一应力绝缘膜。
文档编号H01L29/78GK101165918SQ20071011184
公开日2008年4月23日 申请日期2007年6月15日 优先权日2006年10月20日
发明者大谷一弘, 田村畅征, 铃木健 申请人:松下电器产业株式会社