专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别是关于栅极电极被全 硅化的半导体装置及其制造方法。
背景技术：
伴随着近年来半导体集成电路装置的高集成化、高性能化及高速化的
技术发展，金属氧化物半导体场效应晶体管(MOSFET)微小化的发展得到 推进。作为伴随金属氧化物半导体场效应晶体管(MOSFET)微小化的发展， 进一步推进栅极绝缘膜薄膜化发展的同时，抑制由于隧道电流产生的栅极 漏电电流增大的方法，以往，对利用由二氧化铪(Hf02)、硅酸铪(HfSiO)或 者氮氧硅酸铪(HfSiON)等金属氧化物构成的强电介质材料来代替用于栅极 绝缘膜材料的二氧化硅(Si02)或者氮氧化硅(SiON)，从而既能够作为换算 成氧化硅膜的换算膜厚实现低膜厚值，同时还能够保持厚的物理膜厚、抑 制漏电电流的这一方法进行了研究开发。还有，为了防止伴随栅极电极的 耗尽化出现的电容量下降，作为栅极电极材料，使用金属材料来代替以往 的多晶硅的这一研究得到了广泛地开展。作为金属材料的候选材料，有金 属氮化物、具有互不相同的工作函数的两种纯金属的双金属(dual metal)以 及对整个栅极布线进行硅化的全硅化物(FUS卜Fully Silicided)等。特别是， 全硅化物，因为能够沿用现有的半导体装置的制作工艺所以作为具有影响 力的技术受到关注。这种全硅化物系列的金属氧化物半导体场效应晶体管 (MOSFET)的结构以及制造方法，在例如非专利文献1以及非专利文献2 中已被公开。
下面，关于原有的半导体装置的制造方法，在参照图12(a) 图12(e) 的同时加以说明。图12(a) 图12(e)是按照工序顺序表示以往半导体装置 制造方法的要点部分的剖面图。
首先，如图12(a)所示，在半导体衬底100中有选择地形成用以将元件 进行电隔离的元件隔离区域102。然后，利用离子注入法，在半导体衬底l 00中形成活性区域101。随后，在活性区域101的上表面形成栅极绝缘膜。 其后，在栅极绝缘膜以及元件隔离区域上，依次堆积由例如多晶硅构成的 栅极电极形成膜以及保护该栅极电极形成膜的由例如氧化硅膜构成的保护 膜。其次，利用光蚀刻法以及干蚀刻法，将栅极绝缘膜103a、栅极电极形 成膜104a、栅极布线形成膜104b、以及保护膜105a、 105b图案化。然后， 利用将栅极电极形成膜104a、栅极布线形成膜104b、以及保护膜105a、 1 05b作为掩模的离子注入法，在活性区域101中形成位于栅极电极形成膜1 04a的两侧区域的浅源极/漏极扩散层106a。
然后，如图12(b)所示，通过在半导体村底IOO上以覆盖保护膜105a、 105b和栅极电极形成膜104a及栅极布线形成膜104b的形态堆积绝缘膜， 并对所堆积的绝缘膜进行回蚀(etchback)，从而在保护膜105a和栅极电极 形成膜104a的两侧侧面、以及保护膜105b和栅极布线形成膜104b的两侧 侧面上分别形成侧壁107。其次，通过将栅极电极形成膜104a、栅极布线 形成膜104b、保护膜105a、 105b以及侧壁107作为掩模对活性区域101 进行杂质离子注入后，再进行热处理，从而在活性区域101中形成位于侧 壁107的两側区域的深源极/漏极扩散层106b。还有，由浅源极/漏极扩散 层106a以及深源极/漏极扩散层106b构成了源极/漏极扩散层106。
然后，从深源极/漏极扩散层106b的表面除去自然氧化膜后，在半导 体村底100上利用喷镀(spattering)法等堆积例如膜厚为llnm的由镍构成的 金属膜(无图示)。随后，在氮气环境下通过对半导体衬底100用例如320 。C的温度进行第一次快速热退火(RTA=Rapid Thermal Annealing),使硅和 金属膜反应、并用镍对深源极/漏极扩散层106b的表面进行硅化。其次， 通过将半导体^f底100浸泡到由盐酸和双氧水等的混酸溶液构成的蚀刻液 中，从而除去在元件隔离区域102、保护膜105a、保护膜105b以及侧壁l 07等上残留的未反应的金属膜以后，对半导体衬底IOO用比第一次快速热 退火(RTA)高的温度(例如550。C)进行第二次快速热退火(RTA)。由此，在深 源极/漏极扩散层106b的表面形成了低电阻的硅化物层108。然后，在半 导体衬底100上利用化学气相沉积(CVD)法等堆积膜厚为20nm的氮化硅 膜109，在所堆积的氮化硅膜109上形成由例如氧化硅膜构成的层间绝缘 膜110，其后，利用化学机械研磨(CMP)法使层间绝缘膜110的表面变得平 坦。下面，如图12(c)所示，利用所设定的蚀刻条件为对氮化硅膜的蚀刻选 择比高的干蚀刻法或者湿蚀刻法，对层间绝缘膜110进行蚀刻直至氮化硅 膜109露出为止。下面，如图12(d)所示，利用所设定的蚀刻条件为对氧化硅膜的蚀刻选 择比高的干蚀刻法或者湿蚀刻法，对在保护膜105a及105b的上部形成的 氮化硅膜109进行蚀刻，使保护膜105a及105b的上表面露出。下面，如图12(e)所示，利用所设定的蚀刻条件为对氮化硅膜及多晶硅 膜的蚀刻选择比高的干蚀刻法或者湿蚀刻法，除去在栅极电极形成膜104a 及栅极布线形成膜104b的上部形成的保护膜105a、 105b，使栅极电极形 成膜104a及栅极布线形成膜104b露出。下面所述的工序并没有特别用附图进行表示，在第一层间绝缘膜110 上，利用喷镀法堆积了覆盖栅极电极形成膜104a以及栅极布线形成膜104b 的金属膜以后，在氮气环境下对半导体衬底IOO利用诸如380。C的温度进 行快速热退火(RTA)，对柵极电极形成膜104a以及栅极布线形成膜104b 进行硅化处理。其次，通过将半导体村底100浸泡到由盐酸和双氧水等的 混酸溶液构成的蚀刻液中，从而除去在第一层间绝缘膜110、氮化硅膜109 以及侧壁107等上残留的未反应的金属膜以后，对半导体村底100用比第 一次快速热退火(RTA)高的温度(例如500°C)进行第二次快速热退火(RTA)。 由此，对栅极电极形成膜104a以及栅极布线形成膜104b进行全硅化处理。 其后，在第一层间绝缘膜IIO上进一步形成层间绝缘膜后，使表面变得平 坦，然后形成到达源极/漏极扩散层106上的接触插塞(contactplug)。[非专利文献1] K. G. Aniletal. ， Symp. VLSI Tech. ，2004， p. 190[非专利文献2] A. Velosoetal.， IEDMTech. Dig. ， 2004, p. 855(发明所要解决的课题)然而，在上述以往的半导体装置及其制造方法中，堆积了层间绝缘膜 以后，利用化学机械研磨(CMP)法对层间绝缘膜进行平整加工时，因为通 过规定研磨时间来对栅极电极上的层间绝缘膜的残膜进行控制，所以进行 化学机械研磨(CMP)后的层间绝缘膜的残膜出现膜厚偏差，还有利用蚀刻 法对层间绝缘膜的残膜进行蚀刻时，膜厚偏差变得更加明显。这样一来， 在去除栅极电极上的层间绝缘膜的残膜时产生膜厚偏差的话，由于活性区 域和元件隔离区域之间存在高度差异，所以有可能出现其中的一个栅极电 极形成膜不能露出的问题。总之，利用在上述图12(a) 图12(e)中所示的以往半导体装置的制造 方法对此进^f于详细说明的话，则如下所示。首先，在如图12(c)所示的工序中，如果不充分地进行过蚀刻(over etc h)，则出现在活性区域上的保护膜105a上形成的氮化硅膜109不能露出的 问题。还有，在如图12(d)所示的工序中，当在图12(c)所示的工序里活性区 域101上的保护膜105a上形成的氮化硅膜109没有露出时，则出现不能使 保护膜105a的上表面露出的问题。还有，为了避免这一问题，在图12(c) 所示的工序中为确实地使在活性区城101上的保护膜105a上形成的氮化硅 膜109露出，进行过量的过蚀刻的话，层间绝缘膜110的残膜变薄，在利 用所设定的蚀刻条件为对氧化硅膜的蚀刻选择比高的干蚀刻法或者湿蚀刻 法对氮化硅膜109进行蚀刻时，出现在硅化物层108上形成的氮化硅膜109 也被蚀刻、硅化物层108露出的问题。还有，在如图12(e)所示的工序中，当在图12(d)所示的工序里栅极电 极形成膜104a上形成的保护膜105a没有露出时，出现不能使栅极电极形 成膜104a露出，其后栅极电极形成膜104a的全硅化反应不能进行的问题。 还有，在如图12(c)所示的工序中为确实地露出在活性区域101上的保护膜 105a上形成的氮化硅膜109，进行过量的过蚀刻，而且在图12(d)所示的工 序中硅化物层108上形成的氮化硅膜109也被蚀刻且硅化物层108露出时， 利用所设定的蚀刻条件为对氮化硅膜及多晶硅膜的蚀刻选择比高的千蚀刻 法或者湿蚀刻法，去除保护膜105a、 105b之际则出现硅化物层108的一部 分或者全部被蚀刻的问题。再者，对栅极电极形成膜104a进行全硅化处理 时，出现硅化物层108的膜厚变厚，有可能引起漏电电流增大的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种具有下记结构的半导体 装置及其制造方法，即能够以高精度使分別在活性区域上和元件隔离区域 上形成的栅极电极形成膜及栅极布线形成膜露出、且能稳定地进行栅极电 极的全硅化反应。(解决课题的方法)本发明中的一个方面所涉及的半导体装置为包括在半导体村底中形 成的元件隔离区域、在半导体衬底中被元件隔离区域围绕的活性区域、在 活性区城上形成的全硅化的第一柵极布线、在元件隔离区域上形成的全硅 化的第二栅极布线、在第一栅极布线的側面形成的第一侧壁以及在第二栅 极布线的侧面形成的第二侧壁；从第一側壁的下表面到上表面的厚度和从 第二侧壁的下表面到上表面的厚度不同。在本发明中的一个方面所涉及的半导体装置中，形成为位于第二栅 极布线下的元件隔离区域的上表面高度高子活性区域的上表面高度，且从 第一侧壁的下表面到上表面的厚度比从第二侧壁的下表面到上表面的厚度厚。在本发明中的一个方面所涉及的半导体装置中，第一侧壁的上表面高 度和第二侧壁的上表面高度相同。在本发明中的一个方面所涉及的半导体装置中，第一侧壁的上表面是 不平坦的，第二侧壁的上表面是平坦的。在本发明中的一个方面所涉及的半导体装置中，第一侧壁的上表面和 第二侧壁的上表面是平坦的。在本发明中的一个方面所涉及的半导体装置中，第一栅极布线的組成 和第二栅极布线的組成相同。在本发明中的一个方面所涉及的半导体装置中，第一栅极布线的組成 和第二栅极布线的組成不同。在本发明中的一个方面所涉及的半导体装置中，最好还包括在活性区 域和第 一 栅极布线之间形成的柵极绝缘膜，且第 一栅极布线起栅极电极的 作用。在本发明中的一个方面所涉及的半导体装置中，栅极绝缘膜最好是相 对介电常数在10以上的高介电常数膜。
在本发明中的一个方面所涉及的半导体装置中，栅极绝缘膜最好是含 有金属氧化物的膜。在本发明中的一个方面所涉及的半导体装置中，最好还包括在活性区 域中形成于第 一栅极布线的两侧区域的杂质扩散层。本发明中的一个方面所涉及的半导体装置的制造方法，其特征在于，包括在半导体衬底中形成活性区域和围绕该活性区域的元件隔离区域的 工序(a);在活性区域上形成具有第一栅极形成用硅膜的第一栅极部，同时 在元件隔离区域上形成具有第二栅极形成用硅膜的第二栅极部的工序(b); 形成覆盖第一栅极部及第二栅极部的绝缘膜的工序(c);利用化学机械研磨 法研磨去除绝缘膜及第二柵极部的一部分，至少使第一栅极部的上表面露 出的工序(d);工序(d)之后，通过在半导体衬底上形成了覆盖第一栅极部的 第 一栅极形成用硅膜及第二栅极部的第二栅极形成用硅膜的金属膜后，再 进行热处理，从而在活性区域上形成第一栅极形成用硅膜被全硅化的第一 柵极布线，同时在元件隔离区域上形成第二栅极形成用硅膜被全硅化的第 二栅极布线的工序(e)。根据本发明中的一个方面所涉及的半导体装置的制造方法，通过利用 化学机械研磨法，去除绝缘膜及第二栅极部的一部分，至少到第一栅极部 的上表面露出为止，从而能够降低由于加工造成的膜厚偏差。因此，使能 够稳定进行栅极电极的全硅化反应的半导体装置的制造方法得以实现。在本发明中的一个方面所涉及的半导体装置的制造方法中，在工序(a) 里，形成为元件隔离区域的上表面高度高于活性区域的上表面高度。在本发明中的一个方面所涉及的半导体装置的制造方法中，最好在工 序(a)和工序(b)之间还包括在活性区域上形成栅极绝缘膜的工序(f)，且在栅 极绝缘膜上的第一栅极布线起栅极电极的作用。在本发明中的一个方面所涉及的半导体装置的制造方法中，最好在工 序(b)和工序(c)之间还包括在第 一栅极部的側面形成第 一侧壁，同时在第二 栅极部的侧面形成第二侧壁的工序(g)，且工序(d)包含利用化学机械研磨法 研磨去除第二侧壁的一部分的工序，在工序(d)之后，形成为从第一侧壁的 下表面到上表面的厚度比从第二侧壁的下表面到上表面的厚度厚。在本发明中的一个方面所涉及的半导体装置的制造方法中，绝缘膜最
好是在层间绝缘膜的下方形成的基层绝缘膜。在本发明中的一个方面所涉及的半导体装置的制造方法中，绝缘膜最 好由基层绝缘膜和在基层绝缘膜上形成的层间绝缘膜构成。在本发明中的一个方面所涉及的半导体装置的制造方法中，基层绝缘 膜最好是氮化硅膜、氮氧化硅膜、或者是具有应力的含应力绝缘膜。在本发明中的一个方面所涉及的半导体装置的制造方法中，作为第一示例，其特征为工序(b)包含在活性区域及元件隔离区域上依次形成栅极 形成用硅膜及保护膜的工序，和将栅极形成用硅膜及保护膜图案化、形成 由第 一栅极形成用硅膜及第 一保护膜构成的第 一柵极部，同时形成由第二 栅极形成用硅膜及第二保护膜构成的第二栅极部的工序；工序(d)包含利用 化学机械研磨法研磨去除绝缘膜和第二栅极部的第二保护膜的一部分直至 第一柵极部的第 一保护膜的上表面露出的工序；在工序(d)和工序(e)之间， 还包括除去第一保护膜和残留的第二保护膜的工序(h)。这样一来，与以往的制造方法相比工序数减少的同时，由于加工而造 成的膜厚偏差也得以减小。在本发明中的一个方面所涉及的半导体装置的制造方法中，作为第二 示例，其特征为工序(b)包含在活性区域及元件隔离区域上依次形成栅极 形成用硅膜及保护膜的工序，和将栅极形成用硅膜及保护膜图案化、形成 由第一栅极形成用硅膜及第一保护膜构成的第一栅极部，同时形成由第二 栅极形成用硅膜及第二保护膜构成的第二栅极部的工序；工序(d)包含利用 化学机械研磨法研磨去除绝缘膜和第一栅极部的第一保护膜的一部分及第 二栅极部的第二保护膜直至第二栅极部的第二栅极形成用硅膜的上表面露 出的工序；在工序(d)和工序(e)之间，还包括去除残留的第一保护膜的工序 (h)。这样一来，与上述第一示例相比工序数进一步减少的同时，由于加工 造成的膜厚偏差也得以减小。在本发明中的一个方面所涉及的半导体装置的制造方法中，作为第三 示例，其特征为工序(b)包含在活性区域及元件隔离区域上依次形成栅极 形成用硅膜及保护膜的工序，和将栅极形成用硅膜及保护膜图案化、形成 由第 一栅极形成用硅膜及第 一保护膜构成的第 一栅极部，同时形成由第二 栅极形成用硅膜及第二保护膜构成的第二栅极部的工序；工序(d)包含利用 化学机械研磨法研磨去除绝缘膜、第一栅极部的第一保护膜和第二栅极部 的第二保护膜及第二栅极形成用硅膜的一部分直至第一栅极部的第一栅极形成用硅膜的上表面露出的工序。这样一来，与上述第二示例相比工序数进一步减少的同时，由于加工造成的膜厚偏差也得以减小。在本发明中的一个方面所涉及的半导体装置的制造方法中，作为第四 示例，其特征为工序(b)包含在活性区域及元件隔离区域上形成柵极形成 用硅膜的工序，和将栅极形成用硅膜图案化、形成由第一栅极形成用硅膜 构成的第 一栅极部，同时形成由第二栅极形成用硅膜构成的第二栅极部的 工序；工序(d)包含利用化学机械研磨法研磨去除第二栅极部的第二栅极形 成用硅膜的一部分直至第一栅极部的第一栅极形成用硅膜的上表面露出的 工序。这样一来，因为在栅极形成用硅膜上没有像第一 第三示例那样形成 保护膜，所以工序数减少的同时，由于加工造成的膜厚偏差也得以减小。 还有，工艺设计的自由度得以大幅度提高。(发明的效果)根据本发明的半导体装置及其制造方法，能够以高精度使在活性区域 上形成的栅极电极形成膜和在元件隔离区域上形成的栅极布线形成膜露 出、且能使栅极电极的全硅化反应稳定进行。
图1(a) 图l(d)是按照工序顺序表示本发明第一实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。图2(a) 图2(d)是按照工序顺序表示本发明第一实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。图3(a)及图3(b)是按照工序顺序表示本发明第一实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。图4(a) 图4(d)是按照工序顺序表示本发明第二实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。
图5是按照工序顺序表示本发明第二实施例所涉及的半导体装置制造 方法的重要部分工序的剖面图。
图6(a) 图6(d)是按照工序顺序表示本发明第三实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。
图7(a) 图7(d)是按照工序顺序表示本发明第四实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。
图8(a)及图8(b)是按照工序顺序表示本发明第四实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。
图9(a) 图9(d)是按照工序顺序表示本发明第五实施例所涉及的半导 体装置制造方法的重要部分工序的剖面图。
图10(a) 图10(d)是按照工序顺序表示本发明第五实施例所涉及的半 导体装置制造方法的重要部分工序的剖面图。
图11是按照工序顺序表示本发明第五实施例所涉及的半导体装置制 造方法的重要部分工序的剖面图。
图12(a) 图12(e)是按照工序顺序表示以往的半导体装置制造方法的 重要部分工序的剖面图。
(符号说明)
10半导体村底
11活性区域
12元件隔离区域
13栅极绝缘膜形成膜
13a栅极绝缘膜
14栅极形成用硅膜
14a栅极电极形成膜(第一
14b栅极布线形成膜(第二
15保护膜
15a保护膜
15b保护膜
16源极/漏极扩散层
16a第一源极/漏极扩散层栅极形成用硅膜) 栅极形成用硅膜) 16b第二源极/漏极扩散层17侧壁18硅化物(Silicide)层19基层保护膜20第一层间绝缘膜21金属膜22a全硅化栅极电极22b全硅化栅极布线23第二层间绝缘膜(层间绝缘膜)24接触孔25接触插塞具体实施方式
(第一实施例)关于本发明第一实施例所涉及的半导体装置的制造方法，在参照附图的同时加以说明。图1(a) 图l(d)、图2(a) 图2(d)以及图3(a)和图3(b)是按照工序顺序表示本发明第一实施例所涉及的半导体装置制造方法的重 要部分工序的剖面图。首先，如图l(a)所示，在例如由p型硅构成的半导体村底IO上，利用 例如浅沟道隔离(STI=Shallow Trench Isolation)法等形成用来将元件进行 电隔离的元件隔离区域12。然后，利用离子注入法，在半导体村底10中 形成p型阱(无图示)。由此，活性区域ll构成为被具有比活性区域11 的上表面高的上表面的元件隔离区域12围绕。然后，如图l(b)所示，利用诸如干氧化法、湿氧化法或者使用氧自由 基(Oxygen Radicals)等的氧化法等，对在半导体村底10的主面土被元件隔 离区域12围绕的活性区域ll的上表面进行氧化，形成例如膜厚为2nm的 由氧化硅构成的栅极绝缘膜形成膜13。其后，在元件隔离区域12以及栅 极绝缘膜形成膜13上，利用化学气相沉积(CVD=Chemical Vapor Depositi on)法等堆积作为栅极电极及栅极布线的例如膜厚为lOOnm的由多晶硅构 成的栅极形成用硅膜14。然后，在栅极形成用硅膜14上，用例如化学气
相沉积(CVD)法等形成例如膜厚为70nm的由氧化硅膜构成的保护膜15。其次，如图l(c)所示，利用光蚀刻法及千蚀刻法，对栅极绝缘膜形成 膜13、栅极形成用硅膜14及保护膜15进行有选择地蚀刻。由此，在活性 区域11上，形成有被图案化的柵极绝缘膜13a、及作为第一栅极部的被图 案化的栅极电极形成膜(第一栅极形成用硅膜)14a和保护膜15a。还有，在 元件隔离区域12上，形成有作为第二柵极部的被图案化的栅极布线形成膜 (第二栅极形成用硅膜)14b及保护膜15b。再者，栅极电极形成膜14a及保 护膜15a，与在元件隔离区域12上延伸而成的、和栅极布线形成膜14b及 保护膜15b具有相同结构的栅极布线形成膜及保护膜(无图示)形成为一体。 还有，栅极布线形成膜14b及保护膜15b，与在其他的活性区域上延伸而 成的、和栅极电极形成膜14a及保护膜15a具有相同结构的栅极电极形成 膜及保护膜(无图示)形成为一体。其后，通过将栅极电极形成膜14a及保 护膜15a作为掩模进行n型杂质离子的离子注入，从而在活性区域11中形 成位于栅极电极形成膜14a的两側区域的n型浅源极/漏极扩散层即第 一源 极/漏极扩散层16a。然后，如图l(d)所示，在半导体村底10的整个面上，利用化学气相沉 积(CVD)法等堆积了例如膜厚为50nm的氮化硅膜以后，对所堆积的氮化 硅膜进行各向异性蚀刻，只保留在第一栅极部(栅极电极形成膜14a及保护 膜15a)和第二柵极部(栅极布线形成膜14b及保护膜15b)的侧面形成的部分 而将其余的氮化硅膜去除。由此，在第一栅极部及第二栅极部的两侧侧面 上分別形成侧壁17。然后，通过将侧壁17作为掩模在活性区域11中进行 n型杂质离子的离子注入后，再进行热处理，从而在活性区域ll中形成位 于侧壁17的外侧区域的n型深源极/漏极扩散层即第二源极/漏极扩散层16 b。还有，n型源极/漏极扩散层16是由第一源极/漏极扩散层16a及第二源 极/漏极扩散层16b构成的。然后，如图2(a)所示，从第二源极/漏极扩散层16b的表面除去自然氧 化膜以后，在半导体衬底10上用喷镀法等，堆积例如膜厚为lnm的由镍 构成的金属膜(无图示)。随后，在氮气环境下通过对半导体村底IO用例如 320。C的温度进行第一次快速热退火(RTA二RapidThermal Annealing),使硅 和金属膜反应、并用镍对第二源极/漏极扩散层16b的表面进行硅化处理。
其次，通过将半导体衬底10浸泡到由盐酸和双氧水等的混酸溶液构成的蚀 刻液中，从而除去在元件隔离区域12、保护膜15a、保护膜15b以及侧壁 17等上残留的未反应的金属膜后，对半导体村底IO用比第一次快速热退 火(RTA)高的温度(例如550。C)进行第二次快速热退火(RTA)。由此，在第二 源极/漏极扩散层16b的表面形成了低电阻的硅化物层18。然后，在半导 体村底10上利用化学气相沉积(CVD)法等堆积例如膜厚为20nm的由氮化 硅膜构成的基层保护膜19，在所堆积的基层保护膜19上形成由例如氧化 硅膜构成的第 一 层间绝缘膜20 。然后，如图2(b)所示，利用化学机械研磨(CMP-Chemical Mechanical Po lishing)法对第一层间绝缘膜20及基层保护膜19进行研磨直至保护膜15a 的上表面露出为止。此时，在基层保护膜19中由于摩擦系数(研磨阻力) 的不同检测出化学机械研磨(CMP)的终点后，进行追加研磨，所追加研磨 的膜厚值等于基层保护膜19的膜厚值、及与保护膜15a的上表面高度和保 护膜15b的上表面高度之间的差值相当的膜厚值(即也与活性区域11的上 表面高度和元件隔离区域12的上表面高度之间的差值相当)的总和，从而 使保护膜15a的上表面露出。还有，作为化学机械研磨(CMP)终点检测用， 通过在活性区域11中，以与栅极绝缘膜13a、第一栅极部及基层保护膜19 构成的结构体相同的结构配置面积较大的假栅极图案，同时在元件隔离区 域12中，以与第二栅极部及基层保护膜19构成的结构体相同的结构配置 面积较大的假栅极图案，从而能够提高终点检测的灵敏度。其次，如图2(c)所示，利用所设定的蚀刻条件为对由氮化硅膜构成的 基层保护膜19及由多晶硅膜构成的栅极电极形成膜14a、柵极布线形成膜 14b的蚀刻选择比高的干蚀刻法或者湿蚀刻法，除去在栅极电极形成膜14a 及栅极布线形成膜14b的上部形成的保护膜15a和保护膜15b，使栅极电 极形成膜14a及栅极布线形成膜14b的上表面露出。然后，如图2(d)所示，在第一层间绝缘膜20上，利用诸如喷镀法对覆 盖栅极电极形成膜14a及栅极布线形成膜14b的例如膜厚为70nm的由镍 构成的金属膜21进行堆积。随后，如图3(a)所示，在氮气环境下通过对半导体村底10用例如380 °C的温度进行快速热退火(RTA)，对栅极电极形成膜14a及栅极布线形成膜14b进行硅化处理。其次，通过将半导体衬底IO浸泡到由盐酸和双氧水等 的混酸溶液构成的蚀刻液中，从而除去在第一层间绝缘膜20、基层保护膜 19以及側壁17等上残留的未反应的金属膜后，对半导体衬底IO用比第一 次快速热退火(RTA)高的温度(例如500。C)进行第二次快速热退火(RTA)。由 此，形成对栅极电极形成膜14a进行全硅化处理而构成的全硅化栅极电极 22a，同时形成对栅极布线形成膜14b进行全硅化处理而构成的全硅化栅极 布线22b。然后，如图3(b)所示，在第一层间绝缘膜20上利用诸如化学气相沉积 (CVD)法等形成第二层间绝缘膜23，其后，利用化学机械研磨(CMP)法对 第二层间绝缘膜23的表面进行平整化加工。其次，在第二层间绝缘膜23 上形成抗蚀掩模图案(无图示)，利用诸如干蚀刻法，形成使在第二源极/漏 极扩散层16b上形成的硅化物层18的上表面露出的接触孔24。此时，通 过利用在基层保护膜19的上表面露出时暂时停止蚀刻的两步蚀刻法，从而 能够减少硅化物层18的过蚀刻量。随后，作为坞的阻挡金属(barriermetal) 膜，使用例如喷镀法或者化学气相沉积(CVD)法依次堆积例如钛和氮化钛， 然后用化学气相沉积(CVD)法堆积鸡。其后，对所堆积的坞进行化学机械 研磨(CMP)，去除在接触孔24的外侧堆积的坞，形成接触插塞25。如以上所说明的那样，本发明第一实施例所涉及的半导体装置的制造 方法为，堆积第一层间绝缘膜20后，利用化学机械研磨(CMP)法，使第一 层间绝缘膜20的表面变得平坦，同时在位于元件隔离区域12上的栅极布 线形成膜14b的上方的基层保护膜19处检测出终点，并进一步进行追加研 磨，所追加研磨的膜厚值等于基层保护膜19的膜厚值、及与活性区域11 上的保护膜15a的上表面高度和元件隔离区域12上的保护膜15b的上表面 高度之差相当的膜厚值(即也与活性区域11的上表面高度和元件隔离区域 12的上表面高度之间的差值相当)的总和。由此，与以往的制造方法相比， 工序数减少的同时，由于加工造成的膜厚偏差也得以降低。在本实施例中，对栅极绝缘膜13a是由氧化硅形成的情况进行了说明， 取而代之，也可以使用强电介质膜。特别是，最好为相对介电常数在10 以上的高介电常数膜。这样通过在FUSI栅极电极结构中使用强电介质膜， 由于FUSI栅极电极材料的硅化组成，因此对阈值电压的控制性提高。作
为强电介质膜，能够使用由二氧化铪(HfO:0、硅酸铪(HfSiO)或者氮氧硅酸 铪(HfSiON)等铪系列的氧化物构成的膜。除此之外，还可使用由包含锆 (Zr)、钛(Ti)、钽(Ta)、铝(Al)等及钪(Sc)、钇(Y)、镧(La)以及其他的镧系等 稀土金属中的至少一种的材料构成的强电介质膜。还有，在本实施例中， 仅在活性区域11上形成了栅极绝缘膜形成膜13，在元件隔离区域12上也 可以形成该栅极绝缘膜形成膜13，且在栅极布线形成膜Mb和元件隔离区 域12之间还可以形成由栅极绝缘膜形成膜13构成的绝缘膜。还有，在本实施例中，对由多晶硅形成栅极形成用硅膜14的情况进行 了说明，而取而代之也可以由含有非晶硅或者硅的其他半导体材料等形成。还有，作为用以形成硅化物层18的金属对使用镍的情况进行了说明， 而取而代之，也可以使用例如钴、钛或者塢等的硅化用金属。还有，作为用以形成全硅化栅极电极22a及全硅化栅极布线22b的金 属对使用镍(Ni)的情况进行了说明，而取而代之，也可以使用包含钴(Co)、 铂(Pt)、钛(Ti)、钌(Ru)、铱(Ir)、镱(Yb)及过渡金属群中的至少一种的FUSI 化用金属。还有，对由氮化硅膜形成側壁17的情况进行了说明，而也可以由氧化 硅膜和氮化硅膜叠层形成。还有，对由氮化硅膜形成基层保护膜19的情况进行了说明，而只要是 可以成为层间绝缘膜的蚀刻阻止膜的绝缘膜即可，例如可以是氮氧化硅膜、 或者对于沟道区域产生应力的氮化硅膜等的含应力绝缘膜，再者，在基层 保护膜19下可以形成氧化硅膜。还有，利用以上所说明的本实施例所涉及的半导体装置的制造方法形 成的半导体装置，具有以下特征。也就是，由例如图3(b)中也可以清楚地看出，从活性区域11上的侧壁 17的下表面到上表面的厚度，比从元件隔离区域12上的侧壁17的下表面 到上表面的厚度厚。这是因为在图2(b)所示的工序中、进行化学机械研磨 (CMP)直到活性区域11上的保护膜15a的上表面露出时，元件隔离区域12 上的保护膜15b的一部分被去除，同时元件隔离区域12上的侧壁17的一 部分也被去除了的缘故。还有，进行化学机械研磨(CMP)直到活性区域11 上的保护膜15a的上表面露出的结果是，活性区域11上的侧壁17的上表
面高度，与元件隔离区域12上的侧壁17的上表面高度相同。此时，元件 隔离区域12上的側壁17成为进行化学机械研磨(CMP)的研磨对象，而活 性区域11上的侧壁17没有成为化学机械研磨(CMP)的研磨对象，所以元 件隔离区域12上的侧壁17的上表面是平坦的，而活性区域ll上的侧壁1 7的上表面是不平坦的。还有，本实施例，如上面所说明的一系列工序所示，所采用的是没有 去除栅极电极形成膜14a及栅极布线形成膜14b的制造方法，所以栅极电 极形成膜14a及栅极布线形成膜14b被全硅化而形成的全硅化栅极电极22 a和全硅化栅极布线22b的組成相同。(第二实施例)关于本发明第二实施例所涉及的半导体装置的制造方法，在参照附图 的同时加以说明。图4(a) 图4(d)、及图5是按照工序顺序表示本发明第 二实施例所涉及的半导体装置制造方法的重要部分工序的剖面图。还有在 下文中，省略对与前面所述的第一实施例共通的部分进行说明。首先，与第一实施例相同，进行上述图1(a) 图l(d)及图2(a)所示的 各个工序。然后，如图4(a)所示，利用化学机械研磨(CMP)法，对第一层间绝缘 膜20、基层保护膜19、保护膜15a及保护膜15b进行研磨，直至栅极布线 形成膜14b的上表面露出为止。此时，在栅极布线形成膜14b的多晶硅膜 的上表面已露出的阶段，由于摩擦系数的不同检测出化学机械研磨(CMP) 的终点。这时，在栅极电极形成膜14a上残留有保护膜15a。其次，如图4(b)所示，利用所设定的蚀刻条件为对由氮化硅膜构成的 基层保护膜19及由多晶硅膜构成的栅极电极形成膜14a、柵极布线形成膜 14b的蚀刻选择比高的例如干蚀刻法或者湿蚀刻法，除去在栅极电极形成 膜14a的上部形成的保护膜15a，使栅极电极形成膜14a的土表面露出。然后，如图4(c)所示，在第一层间绝缘膜20上，利用诸如喷镀法堆积 将栅极电极形成膜14a及栅极布线形成膜14b进行覆盖的例如膜厚为70nm 的由镍构成的金属膜21。随后，如图4(d)所示，在氮气环境下通过对半导体村底10用例如380 。C的温度进行快速热退火(RTA),对栅极电极形成膜14a及栅极布线形成膜 14b进行硅化处理。其次，通过将半导体衬底10浸泡到由盐酸和双氧水等 的混酸溶液构成的蚀刻液中，从而除去在第一层间绝缘膜20、基层保护膜 19以及侧壁17等上残留的未反应的金属膜后，对半导体衬底IO用比第一 次快速热退火(RTA)高的温度(例如500。C)进行第二次快速热退火(RTA)。由 此，形成对栅极电极形成膜Ma进行全硅化处理而构成的全硅化栅极电极 22a，同时形成对栅极布线形成膜14b进行全硅化处理而构成的全硅化栅极 布线22b。然后，如图5所示，在第一层间绝缘膜20上利用诸如化学气相沉积(C VD)法等形成第二层间绝缘膜23，其后，利用化学机械研磨(CMP)法使第 二层间绝缘膜23的表面变得平坦。其次，在第二层间绝缘膜23上形成抗 蚀掩模图案(无图示)，利用诸如干蚀刻法，形成使第二源极/漏极扩散层16b 上形成的硅化物层18的上表面露出的接触孔24。此时，通过利用在基层 保护膜19的上表面露出时暂时停止蚀刻的两步蚀刻法，从而能够减少硅化 物层18的过蚀刻量。随后，作为鸡的阻挡金属膜，使用喷镀法或者化学气 相沉积(CVD)法依次堆积例如钛和氮化钛，然后用化学气相沉积(CVD)法 堆积坞。其后，对所堆积的坞进行化学机械研磨(CMP)，去除在接触孔24 的外侧堆积的塢，形成接触插塞25。如以上所说明的那样，本发明第二实施例所涉及的半导体装置的制造 方法为，堆积第一层间绝缘膜20后，利用化学机械研磨(CMP)法，对第一 层间绝缘膜20、基层保护膜19、保护膜15b进行研磨，直至栅极布线形成 膜14b的上表面露出为止，在栅极布线形成膜14b的多晶硅膜已露出的阶 段，检测出终点。由此，与第一实施例相比，工序数进一步减少，同时由 于加工造成的膜厚偏差也得以降低。还有，利用以上所说明的本实施例所涉及的半导体装置的制造方法形 成的半导体装置，具有以下特征。也就是，由例如图5中也可以清楚地看出，从活性区域ll上的侧壁l 7的下表面到上表面的厚度，比从元件隔离区域12上的侧壁17的下表面 到上表面的厚度厚。这是因为在图4(a)所示的工序中、进行化学机械研磨 (CMP)直到元件隔离区域12上的栅极布线形成膜14b的上表面露出为止， 因此元件隔离区域12上的侧壁17的一部分与活性区域11上的侧壁17相 比被较多去除了的缘故。还有，进行化学机械研磨(CMP)直到元件隔离区 域12上的栅极布线形成膜14b的上表面露出的结果是，活性区域11上的 侧壁17的上表面高度，与元件隔离区域12上的侧壁17的上表面高度相同。 此时，活性区域11上的侧壁17及元件隔离区域12上的侧壁17都成为化 学机械研磨(CMP)的研磨对象，所以它们的上表面都是平坦的。还有，本实施例，如上面所说明的一系列工序中所示的那样，采用的 是没有去除栅极电极形成膜14a及栅极布线形成膜14b的制造方法，所以 栅极电极形成膜14a及栅极布线形成膜14b被全硅化而形成的全硅化栅极 电极22a和全硅化栅极布线22b的組成相同。(第三实施例)关于本发明第三实施例所涉及的半导体装置的制造方法，在参照附图 的同时加以说明。图6(a) 图6(d)是按照工序顺序表示本发明第三实施例 所涉及的半导体装置制造方法的重要部分工序的剖面图。还有，在下文中， 省略对与前面所迷的第 一 实施例共通的部分进行说明。首先，与第一实施例相同，进行上述图1(a) 图l(d)及图2(a)所示的 各个工序。然后，如图6(a)所示，利用化学机械研磨(CMP)法，对第一层间绝缘 膜20、基层保护膜19、保护膜15a、保护膜15b及栅极布线形成膜14b的 一部分进行研磨，直至栅极电极形成膜14a的上表面露出为止。此时，在 栅极布线形成膜14b的多晶硅膜的上表面已露出的阶段，由于摩擦系数的 不同检测出化学机械研磨(CMP)的终点后，进行追加研磨，所追加研磨的 膜厚值等于栅极电极形成膜14a的上表面高度和栅极布线形成膜14b的上 表面高度之差(即也与活性区域ll的上表面高度和元件隔离区域12的上表 面高度之间的差值相等)，从而使栅极电极形成膜14a的上表面露出。然后，如图6(b)所示，在第一层间绝缘膜20上，利用诸如喷镀法堆积 将栅极电极形成膜14a及栅极布线形成膜14b进行覆盖的例如膜厚为70nm 的由镍构成的金属膜21。随后，如图6(c)所示，在氮气环境下对半导体衬底10用例如380。C的 温度进行快速热退火(RTA)，使栅极电极形成膜14a及栅极布线形成膜14b 进行硅化反应。其次，通过将半导体衬底10浸泡到由盐酸和双氧水等的混
酸溶液构成的蚀刻液中，从而除去在第一层间绝缘膜20、基层保护膜19 以及侧壁17等上残留的未反应的金属膜后，对半导体衬底IO用比第一次 快速热退火(RTA)高的温度(例如500。C)进行第二次快速热退火(RTA)。由 此，对榭极电极形成膜14a及栅极布线形成膜14b进行全硅化处理，形成 全硅化栅极电极22a和全硅化栅极布线22b。然后，如图6(d)所示，在第一层间绝缘膜20上利用诸如化学气相沉积 (CVD)法等形成第二层间绝缘膜23，其后，利用化学机械研磨(CMP)法使 第二层间绝缘膜23的表面变得平坦。其次，在第二层间绝缘膜23上形成 抗蚀掩模图案(无图示)，利用诸如干蚀刻法，形成使在源极/漏极扩散层16 上形成的硅化物层18的上表面露出的接触孔24。此时，通过利用在基层 保护膜19的上表面露出时暂时停止蚀刻的两步蚀刻法，从而能够减少硅化 物层18的过蚀刻量。随后，作为塢的阻挡金属膜，使用喷镀法或者化学气 相沉积(CVD)法依次堆积例如钛和氮化钛，然后用化学气相沉积(CVD)法 堆积鸡。其后，对所堆积的鸡进行化学机械研磨(CMP)，去除在接触孔24 的外侧堆积的鸡，形成接触插塞25。如以上所说明的那样，本发明第三实施例所涉及的半导体装置的制造 方法为，堆积第一层间绝缘膜20后，利用化学机械研磨(CMP)法，对第一 层间绝缘膜20、基层保护膜19、保护膜15a、保护膜15b进行研磨，直至 栅极布线形成膜14b的上表面露出为止，在栅极布线形成膜14b的多晶硅 膜已露出的阶段，检测出终点，并进行追加研磨，所追加研磨的膜厚值等 于活性区域11上的栅极电极形成膜14a的上表面高度和元件隔离区域12 上的栅极布线形成膜14b的上表面高度之差，从而使活性区域11上的栅极 电极形成膜14a的上表面露出。由此，与第二实施例相比，工序数进一步 减少，同时由于加工造成的膜厚偏差也得以降低。还有，利用以上所说明的本实施例所涉及的半导体装置的制造方法形 成的半导体装置，具有以下特征。也就是，由例如图6(d)中也可以清楚地看出，从活性区域ll上的侧壁 17的下表面到上表面的厚度，比从元件隔离区域12上的侧壁17的下表面 到上表面的厚度厚。这是因为在图6(a)所示的工序中、进行化学机械研磨 (CMP)直到活性区域11上的栅极电极形成膜14a的上表面露出，因此元件
隔离区域12上的側壁17的一部分与活性区域11上的侧壁17相比被较多 去除了的缘故。还有，进行化学机械研磨(CMP)直到活性区域11上的栅极 电极形成膜14a的上表面露出的结果是，活性区域11上的侧壁17的上表 面高度，与元件隔离区域12上的侧壁17的上表面高度相同。此时，活性 区域11上的側壁17及元件隔离区域12上的側壁17都成为化学机械研磨 (CMP)的研磨对象，所以它们的上表面都是平坦的。还有，本实施例，如上面所说明的一系列工序中所示的那样，采用的 是没有去除栅极电极形成膜14a、而去除了栅极布线形成膜14b的制造方 法，所以栅极电极形成膜14a被全硅化而形成的全硅化栅极电极22a的組 成、与栅极布线形成膜14b被全硅化而形成的全硅化栅极布线22b的組成 互不相同。(第四实施例)关于本发明第四实施例所涉及的半导体装置的制造方法，在参照附图 的同时加以说明。图7(a) 图7(d)及图8(a)和图8(b)是按照工序顺序表示 本发明第四实施例所涉及的半导体装置制造方法的重要部分工序的剖面 图。还有，在下文中，省略对与前面所述的第一实施例共通的部分进行说 明。首先，与第一实施例相同，进行上述图1(a) 图l(d)所示的各个工序 后，形成在图2(a)所示的工序中的低电阻硅化物层18。然后，如图7(a)所示，在半导体衬底IO上利用化学气相沉积(CVD)法 等堆积例如膜厚为20nm的由氮化硅构成的基层保护膜19。然后，如图7(b)所示，利用化学机械研磨(CMP)法，对基层保护膜19 进行研磨，直至保护膜15a的上表面露出为止。此时，在构成保护膜15b 的氧化膜处由于摩擦系数的不同检测出化学机械研磨(CMP)的终点，并进 行过度研磨，且所进行的过度研磨的膜厚值等于保护膜15a的上表面高度 和保护膜15b的上表面高度之差，从而使保护膜15a的上表面露出。其次，如图7(c)所示，利用所设定的蚀刻条件为对基层保护膜19及栅 极电极形成膜14a、栅极布线形成膜14b的蚀刻选择比高的例如干蚀刻法 或者湿蚀刻法，除去在栅极电极形成膜14a及栅极布线形成膜14b的上部 形成的保护膜15a和保护膜15b，使柵极电极形成膜14a及栅极布线形成
膜14b的上表面露出。然后，如图7(d)所示，在基层保护膜19上，利用诸如喷镀法堆积将栅 极电极形成膜14a及栅极布线形成膜14b进行覆盖的例如膜厚为70nm的 由镍构成的金属膜21。随后，如图8(a)所示，在氮气环境下对半导体衬底10用例如380。C的 温度进行快速热退火(RTA)，使栅极电极形成膜14a及栅极布线形成膜14b 进行硅化反应。其次，通过将半导体村底IO浸泡到由盐酸和双氧水等的混 酸溶液构成的蚀刻液中，从而除去在基层保护膜19以及侧壁17等上残留 的未反应的金属膜后，对半导体衬底IO用比第一次快速热退火(RTA)高的 温度(例如500。C)进行第二次快速热退火(RTA)。由此，对栅极电极形成膜 14a及栅极布线形成膜14b进行全硅化处理，形成全硅化栅极电极22a和 全硅化栅极布线22b。然后，如图8(b)所示，在基层保护膜19上利用化学气相沉积(CVD) 法等形成层间绝缘膜23，其后，利用化学机械研磨(CMP)法使层间绝缘膜 23的表面变得平坦。其次，在层间绝缘膜23上形成抗蚀掩模图案(无图示)， 利用干蚀刻法，形成使在第二源极/漏极扩散层16b上形成的硅化物层18 的上表面露出的接触孔24。此时，通过利用在基层保护膜19的上表面露 出时暂时停止蚀刻的两步蚀刻法，从而能够减少硅化物层18的过蚀刻量。 随后，作为塢的阻挡金属膜，使用喷镀法或者化学气相沉积(CVD)法依次 堆积例如钛和氮化钛，然后用化学气相沉积(CVD)法堆积鸡。其后，对所 堆积的鸡进行化学机械研磨(CMP)，去除在接触孔24的外侧堆积的鸡，形 成接触插塞25。如以上所说明的那样，本发明第四实施例所涉及的半导体装置的制造 方法为，堆积基层保护膜19后，在没有设置第一 第三实施例中堆积的第 一层间绝缘膜20的情况下，利用化学机械研磨(CMP)法，进行追加研磨， 所追加研磨的膜厚值等于基层保护膜19的膜厚值、及与活性区域11上的 保护膜15a的上表面高度和元件隔离区域12上的保护膜15b的上表面高度 之差相当的膜厚值的总和，从而使活性区域11上的保护膜15a的上表面露 出。由此，与第一实施例相比，工序数进一步减少，同时由于加工造成的 膜厚偏差也得以降低。还有，在本实施例中，对于利用化学机械研磨(CMP)法对基层保护膜 19进行研磨直至保护膜15a的上表面露出的情况进行了说明，而取而代之， 与第二实施例相同，也可以对基层保护膜19、保护膜15a及保护膜15b进 行研磨直至栅极布线形成膜14b的上表面露出为止。或者，与第三实施例 相同，也可以对基层保护膜19、保护膜15a、保护膜15b及栅极布线形成 膜14b的一部分进行研磨，直至栅极电极形成膜14a的上表面露出为止。 再者，按照本实施例及上述变形例制作的半导体装置的特征也与上述第 --第三实施例中的说明相同。(第五实施例)关于本发明第五实施例所涉及的半导体装置的制造方法，在参照附图 的同时加以说明。图9(a) 图9(d)、图10(a) 图10(d)及图11是按照工序 顺序表示本发明第五实施例所涉及的半导体装置制造方法的重要部分工序 的剖面图。首先，如图9(a)所示，与第一实施例相同，在例如由p型硅构成的半 导体衬底10上，利用例如浅沟道隔离(STI)法等形成用以将元件进行电隔 离的元件隔离区域12。然后，利用离子注入法，在半导体衬底10中形成p 型阱(无图示)。由此，活性区域11构成为被具有比活性区域11的上表 面高的上表面的元件隔离区域12围绕。然后，如图9(b)所示，利用诸如干氧化法、湿氧化法或者使用氧自由 基等的氧化法对在半导体村底10的主面上被元件隔离区域12围绕的活性 区域11的上表面进行氧化，形成膜厚为2nm的由氧化硅构成的栅极绝缘 膜形成膜13。其后，在元件隔离区域12以及栅极绝缘膜形成膜13上，利 用化学气相沉积(CVD)法等堆积作为栅极电极及栅极布线的例如膜厚为10 Onm的由多晶硅构成的栅极形成用硅膜14。其次，如图9(c)所示，利用光蚀刻法及干蚀刻法，对栅极绝缘膜形成 膜13、栅极形成用硅膜14进行有选择地蚀刻。由此，在活性区域ll上， 形成由被图案化的栅极绝缘膜13a及栅极电极形成膜(第一栅极形成用硅 膜)14a构成的第一栅极部。还有，在元件隔离区域12上，形成由被图案 化的栅极布线形成膜14b(第二栅极形成用硅膜)构成的第二栅极部。其后， 通过将栅极电极形成膜14a作为掩模进行n型杂质离子的离子注入，从而
在活性区域11中形成位于栅极电极形成膜14a的两侧区域的n型浅源极/ 漏极扩散层即第一源极/漏极扩散层16a。然后，如图9(d)所示，在半导体衬底10的整个面上，利用化学气相沉 积(CVD)法等堆积了例如膜厚为50nm的氮化硅膜以后，对所堆积的氮化 硅膜进行各向异性蚀刻，只保留在栅极电极形成膜14a及栅极布线形成膜 14b的侧面形成的部分而将其余的氮化硅膜去除。由此，在栅极电极形成 膜14a和栅极布线形成膜14b的两侧侧面上分别形成侧壁17。然后，通过 将侧壁17作为掩模在活性区域11中进行了 n型杂质离子的离子注入后， 再进行热处理，从而在活性区域11中形成位于侧壁17的外侧区域的n型 深源极/漏极扩散层即第二源极/漏极扩散层16b。还有，n型源极/漏极扩散 层16是由第一源极/漏极扩散层16a及第二源极/漏极扩散层16b构成的。然后，如图10(a)所示，从第二源极/漏极扩散层16b的表面除去自然 氧化膜以后，在半导体衬底IO上用例如喷镀法等，堆积膜厚为lnm的由 镍构成的金属膜(无图示)。随后，在氮气环境下通过对半导体衬底IO用例 如320。C的温度进行第一次快速热退火(RTA)，使硅和金属膜反应、并用镍 对第二源极/漏极扩散层16b、栅极电极形成膜14a及栅极布线形成膜14b 的表面进行硅化处理。其次，通过将半导体村底IO浸泡到由盐酸和双氧水 等的混酸溶液构成的蚀刻液中，从而除去在元件隔离区域12及侧壁17等 上残留的未反应的金属膜后，对半导体村底10用比第一次快速热退火(RTA) 高的温度(例如550。C)进行第二次快速热退火(RTA)。由此，在第二源极/ 漏极扩散层16b、栅极电极形成膜14a及栅极布线形成膜14b的表面形成 了例如低电阻的硅化物层18。然后，在半导体村底IO上利用化学气相沉 积(CVD)法等堆积例如膜厚为20nm的由氮化硅膜构成的基层保护膜19, 并在所堆积的基层保护膜19上形成由例如氧化硅膜构成的第一层间绝缘 膜20。然后，如图10(b)所示，利用化学机械研磨(CMP)法，对第一层间绝缘 膜20、基层保护膜19、以及在栅极电极形成膜14a和栅极布线形成膜14b 的表面形成的硅化物层18进行研磨，直至栅极电极形成膜14a及栅极布线 形成膜14b的多晶硅膜露出为止。此时，在栅极布线形成膜14b的多晶硅 膜露出的阶段，由于摩擦系数的不同检测出化学机械研磨(CMP)的终点，并进行追加研磨，所追加研磨的膜厚值等于栅极电极形成膜14a的上表面 高度和柵极布线形成膜14b的上表面高度之差，从而使栅极电极形成膜14a 的上表面露出。然后，如图10(c)所示，在第一层间绝缘膜20上，利用诸如喷镀法堆 积将栅极电极形成膜14a及栅极布线形成膜14b进行覆盖的例如膜厚为70 nm的由镍构成的金属膜21。随后，如图10(d)所示，在氮气环境下对半导体村底10用例如380。C 的温度进行快速热退火(RTA)，使栅极电极形成膜14a及柵极布线形成膜1 4b进行硅化反应。其次，通过将半导体村底10浸泡到由盐酸和双氧水等 的混酸溶液构成的蚀刻液中，从而除去在第一层间绝缘膜20、基层保护膜 19以及侧壁17等上残留的未反应的金属膜后，对半导体衬底IO用比第一 次快速热退火(RTA)高的温度(例如500。C)进行第二次快速热退火(RTA)。由 此，对栅极电极形成膜14a及栅极布线形成膜14b进行全硅化处理，形成 全硅化栅极电极22a及全硅化栅极布线22b。然后，如图11所示，在笫一层间绝缘膜20上利用诸如化学气相沉积 (CVD)法等形成第二层间绝缘膜23，其后，利用化学机械研磨(CMP)法使 第二层间绝缘膜23的表面变得平坦。其次，在第二层间绝缘膜23上形成 抗蚀掩模图案(无图示)，利用干蚀刻法，形成使在第二源极/漏极扩散层16b 上形成的硅化物层18的上表面露出的接触孔24。此时，通过利用在基层 保护膜19的上表面露出时暂时停止蚀刻的两步蚀刻法，从而能够减少硅化 物层18的过蚀刻量。随后，作为坞的阻挡金属膜，使用喷镀法或者化学气 相沉积(CVD)法依次堆积例如钛和氮化钛，然后用化学气相沉积(CVD)法 堆积塢。其后，对所堆积的鸡进行化学机械研磨(CMP)，去除在接触孔24 的外侧堆积的鸡，形成接触插塞25 。如以上所说明的那样，本发明第五实施例所涉及的半导体装置的制造 方法，由于在栅极电极形成膜上没有像第一 第四实施例那样形成保护膜 15，所以工序数减少，并且栅极电极的加工变得容易，同时还能够减小栅 极电极的长宽(aspect)比，且在源极/漏极扩散层16(16a、 16b)形成时离子注 入的工艺设计的自由度得以提高。还有，在堆积第一层间绝缘膜20后，利 用化学机械研磨(CMP)法，对第一层间绝缘膜20、基层保护膜19、保护膜15a、保护膜15b及硅化物层18进行研磨，直至栅极电极形成膜14a的上 表面露出为止，在栅极布线形成膜14b的多晶硅膜露出的阶段，检测出终 点，并进行追加研磨，所追加研磨的膜厚值等于活性区域11上的栅极电极 形成膜14a的上表面高度和元件隔离区域12上的栅极布线形成膜14b的上 表面高度之间的差值，从而使活性区域11上的栅极电极形成膜14a的上表 面露出。由此，与以往的制造方法相比，工序数减少，同时由于加工造成 的膜厚偏差也得以降低。还有，利用以上所说明的本实施例所涉及的半导体装置的制造方法形 成的半导体装置，具有以下特征。也就是，由例如图11中也可以清楚地看出，从活性区域ll上的侧壁 17的下表面到上表面的厚度，比从元件隔离区域12上的侧壁17的下表面 到上表面的厚度厚。这是因为在图10(b)所示的工序中、进行化学机械研磨 (CMP)直到活性区域11上的栅极电极形成膜14a的上表面露出为止，因此 元件隔离区域12上的側壁17的一部分与活性区域11上的侧壁17相比被 较多去除了的缘故。还有，进行化学机械研磨(CMP)直到活性区域11上的 栅极电极形成膜14a的上表面露出的结果是，活性区域11上的侧壁17的 上表面高度，与元件隔离区域12上的侧壁17的上表面高度相同。此时， 为了研磨去除栅极电极形成膜14a上的硅化物层18，活性区域11上的侧 壁17及元件隔离区域12上的侧壁17成为化学机械研磨(CMP)的研磨对 象，所以活性区域11上的侧壁17的上表面、以及元件隔离区域12上的侧 壁17的上表面都变得平坦。还有，本实施例，如上面所说明的一系列工序中所示的那样，采用的 是没有去除栅极电极形成膜14a、而去除了栅极布线形成膜14b的制造方 法，所以栅极电极形成膜14a被全硅化处理而形成的全硅化栅极电极22a 的組成、与栅极布线形成膜14b被全硅化处理而形成的全硅化栅极布线22b 的組成互不相同。此时，全硅化栅极布线22b与全硅化栅极电极22a相比 成为富含(rich)金属(富含镍)的硅化物膜。还有，本实施例与第四实施例相同，也可以在省略设置第一层间绝缘 膜20这一工序的情况下，加以实施。还有，关于在本实施例中所使用的栅极绝缘膜13a、硅化物层18、和 用以形成全硅化栅极电极22a及全硅化栅极布线22b的金属、以及侧壁17， 也与第一实施例相同。(产业上的利用可能性)本发明的半导体装置及其制造方法，具有能够以高精度使分别在活性 区域上和元件隔离区域上形成的栅极电极形成膜和栅极布线形成膜露出的 效果，作为栅极电极被全硅化了的半导体装置及其制造方法等是有用的。
权利要求
1.一种半导体装置，其特征在于包括在半导体衬底中形成的元件隔离区域、在上述半导体衬底中被上述元件隔离区域围绕的活性区域、在上述活性区域上形成的全硅化的第一栅极布线、在上述元件隔离区域上形成的全硅化的第二栅极布线、在上述第一栅极布线的侧面形成的第一侧壁以及在上述第二栅极布线的侧面形成的第二侧壁；从上述第一侧壁的下表面到上表面的厚度和从第二侧壁的下表面到上表面的厚度不同。
2. 根据权利要求1所述的半导体装置，其特征在于 位于上述第二栅极布线下的上述元件隔离区域的上表面的高度，高于上述活性区域的上表面的高度，从上述第一侧壁的下表面到上表面的厚度，比从上述第二侧壁的下表 面到上表面的厚度厚。
3. 根据权利要求1所述的半导体装置，其特征在于 上述第一側壁的上表面的高度和上述第二側壁的上表面的高度相同。
4. 根据权利要求1所述的半导体装置，其特征在于 上述第一侧壁的上表面是不平坦的，上述第二侧壁的上表面是平坦的。
5. 根据权利要求1所述的半导体装置，其特征在于 上述第一侧壁的上表面和上述第二侧壁的上表面是平坦的。
6. 根据权利要求l所述的半导体装置，其特征在于 上述第一栅极布线的組成和上述第二栅极布线的組成相同。
7. 根据权利要求1所述的半导体装置，其特征在于上述第 一栅极布线的組成和上述第二栅极布线的組成不同。
8. 根据权利要求1所述的半导体装置，其特征在于 还包括在上述活性区域和上述第一栅极布线之间形成的栅极绝缘膜；上述笫一栅极布线起栅极电极的作用。
9. 根据权利要求8所述的半导体装置，其特征在于 上述柵极绝缘膜，是相对介电常数在10以上的高介电常数膜。
10. 根据权利要求8所述的半导体装置，其特征在于 上述柵极绝缘膜，是含有金属氧化物的膜。
11. 根据权利要求1所述的半导体装置，其特征在于 还包括在上述活性区域中形成于上述第一栅极布线的两侧区域的杂质扩散层。
12. —种半导体装置的制造方法，其特征在于 包括工序a，在半导体衬底中形成活性区域和围绕该活性区域的元件隔离 区域；工序b，在上述活性区域上形成具有第一栅极形成用硅膜的第一栅极 部，同时在上述元件隔离区域上形成具有第二栅极形成用硅膜的第二栅极 部；工序c，形成覆盖上述第一栅极部及第二栅极部的绝缘膜； 工序d,利用化学机械研磨法，研磨去除上述绝缘膜及上述第二栅极 部的一部分，从而至少使上述第一栅极部的上表面露出；工序e，在上述工序d之后，通过在上述半导体衬底上，形成了覆盖 上述第一栅极部的上述第一栅极形成用硅膜及上述第二栅极部的上述第二 栅极形成用硅膜的金属膜后，再进行热处理，从而在上述活性区域上形成 上述第一栅极形成用硅膜被全硅化的第一栅极布线，同时在上述元件隔离 区域上形成上述第二栅极形成用硅膜被全硅化的第二栅极布线。
13. 根据权利要求12所述的半导体装置的制造方法，其特征在于 在上述工序a中，上述元件隔离区域的上表面的高度，形成为高于上述活性区域的上表面的高度。
14. 根据权利要求12所述的半导体装置的制造方法，其特征在于 在上述工序a和上述工序b之间，还包括在上述活性区域上形成栅极绝缘膜的工序f，上述栅极绝缘膜上的上述第一栅极布线起栅极电极的作用。
15. 根据权利要求12所述的半导体装置的制造方法，其特征在于 在上述工序b和上述工序c之间，还包括在上述第一栅极部的侧面形 成第一侧壁，同时在上述第二栅极部的侧面形成第二侧壁的工序g，上述工序d，包含利用化学机械研磨法，研磨去除上述第二側壁的一 部分的工序，在上述工序d之后，从上述笫一侧壁的下表面到上表面的厚度形成为 比从上述第二侧壁的下表面到上表面的厚度厚。
16. 根据权利要求12所述的半导体装置的制造方法，其特征在于 上述绝缘膜，是在层间绝缘膜的下方形成的基层绝缘膜。
17. 根据权利要求12所述的半导体装置的制造方法，其特征在于 上述绝缘膜，由基层绝缘膜和在上述基层绝缘膜上形成的层间绝缘膜构成。
18. 根据权利要求16所述的半导体装置的制造方法，其特征在于 上述基层绝缘膜，是氮化硅膜、氮氧化硅膜、或者是具有应力的含应力绝缘膜。
19. 根据权利要求12所述的半导体装置的制造方法，其特征在于 上述工序b，包含在上述活性区域及上述元件隔离区域上依次形成栅极形成用硅膜及保护膜的工序，和将上述栅极形成用硅膜及上述保护膜 图案化、形成由上述第一栅极形成用硅膜及第一保护膜构成的上述第一栅 极部，同时形成由上述第二柵极形成用硅膜及第二保护膜构成的上述第二 栅极部的工序；上述工序d，包含利用化学机械研磨法，研磨去除上述绝缘膜和上述 第二栅极部的上述第二保护膜的一部分，直至上述第一栅极部的上述第一 保护膜的上表面露出的工序；在上述工序d和上述工序e之间，还包括去除上述第一保护膜和残留 的上述第二保护膜的工序h。
20. 根据杈利要求12所述的半导体装置的制造方法，其特征在于 上述工序b，包含在上述活性区域及上述元件隔离区域上依次形成栅极形成用硅膜及保护膜的工序，和将上述栅极形成用硅膜及上述保护膜图 案化、形成由上述第一栅极形成用硅膜及第一保护膜构成的上述第一栅极 部，同时形成由上述第二栅极形成用硅膜及第二保护膜构成的上述第二栅 极部的工序；上述工序d,包含利用化学机械研磨法，研磨去除上述绝缘膜和上述 第一栅极部的上述第一保护膜的一部分及上述第二栅极部的上述第二保护膜，直至上述第二栅极部的上述第二柵极形成用硅膜的上表面露出的工序； 在上述工序d和上述工序e之间，还包括去除残留的上述第一保护膜 的工序h。
21. 根据权利要求12所迷的半导体装置的制造方法，其特征在于 上述工序b，包含在上述活性区域及上述元件隔离区域上依次形成栅极形成用硅膜及保护膜的工序，和将上述栅极形成用硅膜及上述保护膜图 案化、形成由上述第一栅极形成用硅膜及第一保护膜构成的上述第一栅极 部，同时形成由上述第二栅极形成用硅膜及第二保护膜构成的上述第二栅 极部的工序；上述工序d，包含利用化学机械研磨法，研磨去除上述绝缘膜、上述 第一栅极部的上述第一保护膜和上述第二栅极部的上迷第二保护膜及上述 第二栅极形成用硅膜的一部分，直至上述第一栅极部的上述第一栅极形成 用硅膜的上表面露出的工序。
22. 根据权利要求12所述的半导体装置的制造方法，其特征在于 上述工序b,包含在上述活性区域及上述元件隔离区域上形成栅极形成用硅膜的工序，和将上述柵极形成用硅膜图案化、形成由上述第一柵极 形成用硅膜构成的上述第一栅极部，同时形成由上述第二栅极形成用硅膜 构成的上述第二栅极部的工序；上述工序d,包含利用化学机械研磨法，研磨去除上述第二栅极部的 上述第二栅极形成用硅膜的一部分，直至上述第一栅极部的上述第一栅极 形成用硅膜的上表面露出的工序。
全文摘要
本发明涉及一种半导体装置及其制造方法，特别是关于栅极电极被全硅化的半导体装置及其制造方法。本发明的目的在于在具有全硅化栅极电极的半导体装置的制造方法中，可避免受到活性区域和元件隔离区域之间高度差异的影响，并能以高精度使分别在活性区域上和元件隔离区域上形成的栅极电极形成膜及栅极布线形成膜露出。以覆盖在形成有围绕活性区域(11)的元件隔离区域(12)的半导体衬底(10)上形成的保护膜(15a)及保护膜(15b)的形态，形成基层保护膜(19)和层间绝缘膜(20)后，利用化学机械研磨(CMP)法，研磨去除层间绝缘膜(20)、基层保护膜(19)及保护膜(15b)，直至保护膜(15a)的上表面露出为止。
文档编号H01L21/768GK101114646SQ20071011184
公开日2008年1月30日 申请日期2007年6月15日 优先权日2006年7月26日
发明者佐藤好弘, 小川久 申请人:松下电器产业株式会社