专利名称：一种双硅纳米线围栅场效应晶体管及其制备方法
技术领域：
本发明属于超大规模集成电路(ULSI)中的金属氧化物半导体场效应晶体管(MetalOxide Silicon Field Effect Transistor-MOSFET)技术领域，具体涉及一种双硅纳米线围栅场效应晶体管及其制备方法。
背景技术：
随着超大规模集成电路的广泛应用和高速发展，MOSFET技术已经进入纳米领域(＜100nm)。但是，当常规单栅的MOSFET(可以简称为器件)的栅长按比例缩小到亚50nm以后，栅控能力差、短沟效应恶化、泄漏电流大和开态驱动电流不足等问题将会表现得越来越严重。为了尽可能地提高MOSFET的栅控能力、减小泄漏电流、提高开态驱动电流、增大开关比、抑制短沟效应，人们提出了很多双栅或多栅器件，如FinFET双栅器件(沿沟道垂直方向的剖面结构如图1(a)所示)、三栅器件(如图1(b)所示)、Ω栅器件(如图1(c)所示)和围栅(Gate-all-around，简称GAA，如图1(d)所示)器件等。在同样条件下，围栅器件的栅控能力最强，特性也是最优的。随着器件的栅长按比例缩小，为了保持良好的电学特性，增强栅控能力、减小泄漏电流，双栅或多栅器件的沟道横截面的尺寸将会减小到10nm左右，这些器件便成为硅纳米线(Si nanowire)器件。硅纳米线多栅或围栅器件，以其栅控能力强、短沟效应抑制明显、器件特性优异，引起人们极大关注和研究热情。
但是，现在已报道的硅纳米线多栅或围栅器件，或者受到结构本身的局限，或者会带来工艺制备上的困难等，使得硅纳米线多栅或围栅器件的优势往往不能充分体现。
譬如，文献1(F.L.Yang，D.H.Lee，H.Y. Chen，et al.，“5nm-gate nanowire FinFET”，in Symp.VLSl Tech.Dig，2004，pp196-197)所示的纳米线Ω栅器件(如图2(a)-(d)所示)，存在如下问题(1)在SOI衬底上制备，成本很高；(2)由于制备硅纳米线需要很薄的顶层硅膜，SOI衬底上的沟道与源漏的硅膜厚度相同，如图2(c)所示，使得源漏的寄生串联电阻增大，开态驱动电流有限；(3)同时，该硅纳米线器件的沿沟道垂直方向的剖面结构为Ω栅结构，如图2(b)和(d)所示，不是围栅结构，栅控能力还有待于进一步提高。
针对文献1中的问题，文献2(S.D.Suk，S.Y. Lee，et al.，“High performance 5nm radiusTwin Silicon Nanowire MOSFET(TSNWFET)fabrication on bulk Si wafer，characteristics，andreliability”，in IEDM Tech.Dig.，2005，pp717-720)提出了如图3(a)-(c)所示的硅纳米线围栅场效应晶体管，其基于体硅衬底，减小了衬底成本；源和漏都与体硅衬底相连，可以采用较深的源漏结，减小源漏的寄生串联电阻，增大开态驱动电流；如图3(b)和(c)所示，在体硅衬底上面的沟道是完全相同的剖面结构为圆形的双硅纳米线，并被栅氧和多晶硅栅围绕，形成双硅纳米线围栅器件；可以显著提高栅控能力、抑制短沟效应，并提高了近一倍的开态驱动电流。
但是，这种结构的器件，还存在一个非常严重的问题如图3(b)和(c)所示，在双硅纳米线的正下方的体硅衬底表面，存在一个寄生管，由寄生的栅氧、寄生的沟道以及共用的源、漏和多晶硅栅组成。即就是说，文献2所示的这种结构的器件，同时有两个场效应晶体管，一个是设计需要的双硅纳米线围栅器件场效应晶体管(可称为本征管)、一个是体硅衬底表面的寄生管(需要尽量避免或消除)。因此，文献2所示的这种结构的器件，其缺点在于(1)寄生管使得整个器件的泄漏电流增大、开关比减小，使得器件功耗增大，不适于低功耗逻辑(Low-power Logic)应用；(2)寄生管的栅电容也使得总的栅电容增大，使得器件的交流特性恶化，也降低了器件开关速度，不适于高速逻辑(High-speed Logic)应用；(3)同时，在工艺制备中，文献2的SiGe腐蚀牺牲层和作为纳米线的硅沟道都是外延生长的，工艺成本仍然很高。
因此，如何进一步优化硅纳米线围栅器件的器件结构和工艺制备方法、提高器件性能、充分体现使得硅纳米线围栅器件的优势，正是现在国际上MOSFET领域研究的难点和热点。
发明内容
针对上述的硅纳米线围栅器件存在的问题，为了进一步优化器件直流特性和交流特性、提高器件开关速度，本发明提出了一种双硅纳米线围栅场效应晶体管。
一种双硅纳米线围栅场效应晶体管，基于体硅衬底，沟道是完全相同的剖面结构为圆形的双硅纳米线，双硅纳米线被栅氧和多晶硅栅围绕，形成围栅结构，源和漏都与体硅衬底相连，在沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成沟道在绝缘层上的结构。
所述的双硅纳米线的直径≤10nm。
所述的源和漏的结深大于双硅纳米线的直径，为30～50nm。
所述的沟道正下方和体硅衬底之间的二氧化硅绝缘层，其厚度为200～300nm。
本发明的另一目的是提供一种上述的双硅纳米线围栅器件的制备方法。该制备方法，如图6(a)-(n)所示，包括如下步骤1)在体硅衬底上，淀积二氧化硅和氮化硅，有源区版光刻，刻蚀氮化硅和二氧化硅，形成双层硬掩膜；
2)刻蚀场区的硅，刻蚀的尺寸自对准定义了双硅纳米线的剖面结构的高度H；淀积二氧化硅，刻蚀二氧化硅形成侧墙，以保护沟道；3)再次刻蚀场区的硅，形成浅槽；各向同性刻蚀硅，使得沟道正下方的硅被刻空；4)去掉二氧化硅侧墙，湿法腐蚀氮化硅；氮化硅的横向腐蚀尺寸自对准定义了双硅纳米线的剖面结构的宽度W；对于圆形的双硅纳米线，高度H和宽度W相等；5)淀积二氧化硅，平坦化，形成浅槽隔离；同时形成沟道在绝缘层上的结构，而源和漏仍然与体硅衬底相连；6)淀积氮化硅层，栅版光刻；栅版与上述步骤4)中氮化硅横向腐蚀的位置的覆盖，自对准定义双硅纳米线的位置；刻蚀两层氮化硅；7)刻蚀二氧化硅，再刻蚀硅，自对准形成在绝缘层上的双硅纳米线；8)湿法腐蚀二氧化硅，使得双硅纳米线悬空；采用优化工艺，使得双硅纳米线变圆、减薄，干氧氧化形成栅氧；9)淀积多晶硅作为栅材料，掺杂并激活，平坦化，形成多晶硅栅，栅氧和多晶硅栅都围绕双硅纳米线，形成围栅结构；10)去氮化硅，掺杂形成n+源和漏。
所述的步骤1)中，有源区版的沟道区的宽度为50～80nm。
所述的步骤2)中场区的硅的刻蚀尺寸，与所述的步骤4中氮化硅的横向腐蚀尺寸相等，都为15～20nm。
所述的步骤3)中，场区的硅的刻蚀尺寸为250～350nm，即为浅槽的深度；各向同性刻蚀硅为30～50nm，大于如权利要求6所述的有源区版的沟道区的一半宽度。
所述的步骤5)中，淀积二氧化硅的厚度为350～500nm，大于如权利要求8所述的浅槽的深度。
最后得到的本发明的BOI结构的双硅纳米线围栅器件的一些关键结构参数，如BOI结构的二氧化硅绝缘层的厚度、双硅纳米线的直径D、栅长LG、栅氧厚度、沟道和源漏的掺杂浓度和分布，都可以根据设计的需要而对工艺参数作出调整。本发明的制备方法，采用常规CMOS制备的工艺，如氧化、淀积、刻蚀和腐蚀等，通过新的工艺集成(ProcessIntegration，即工艺的组合)，在体硅衬底上可以自对准实现BOI结构(体在绝缘层上)的双硅纳米线围栅器件。该制备方法与现有的常规CMOS技术完全兼容，不需要SOI衬底、也不需要高成本的外延等工艺，在实现优化的器件特性的同时，也可以减小衬底成本和工艺制备成本。
本发明的双硅纳米线围栅场效应晶体管，采用这种BOI结构的优点在于(1)可以消除在沟道正下方的体硅衬底表面的寄生管，阻断寄生管的泄漏通道，减小泄漏电流，提高器件的开关比，减小器件功耗；(2)消除寄生管的同时减小了寄生栅电容，可以减小总的栅电容，优化双硅纳米线围栅器件的交流特性，提高器件开关速度。因此，本发明的双硅纳米线围栅场效应晶体管，在低功耗、高速逻辑电路应用都有明显优势。
相比文献2，本发明的技术效果在于(如图5(a)和(b)所示)(1)可以消除衬底上的寄生管，泄漏电流(Ioff)降低25倍，开态驱动电流(Ion)近似相等，即开关比(Ion/Ioff)可以提高一个多量级；(2)栅电容(CG)可以减小36％；(3)器件开关速度(以Ion/CG·Vdd来衡量，Vdd为工作电压)可以提高38％；(4)可以在体硅衬底上，自对准形成体在绝缘层上的双硅纳米线围栅器件，制备方法简单，与现有的常规CMOS技术完全兼容。
因此，本发明所提出的体在绝缘层上(BOI结构)的双硅纳米线围栅器件，在直流特性、交流特性和器件开关速度上都显示出明显优势，在低功耗和高速逻辑电路应用中都有着明显的优势和广阔的应用前景。
图1为常规的几种双栅和多栅器件的剖面结构示意图(沿沟道的垂直方向)图1(a)为FinFET双栅器件，图1(b)为三栅器件，图1(c)为Ω栅器件，图1(d)为围栅器件。
图1(a)-(d)中，相同的标号表示相同的部件101-SOI硅片衬底的背面硅102-SOI硅片衬底的二氧化硅埋层(Buried-Oxide)103-FinFET双栅器件的多晶硅栅(Poly-Si Gate)104-FinFET双栅器件的二氧化硅硬掩膜105-FinFET双栅器件的Fin(鳍型)沟道106-FinFET双栅器件的栅氧107-三栅器件的多晶硅栅108-三栅器件的栅氧109-三栅器件的沟道110-Ω栅器件的多晶硅栅111-Ω栅器件的栅氧112-Ω栅器件的沟道113-围栅器件的多晶硅栅114-围栅器件的栅氧115-围栅器件的沟道图2为文献1的硅纳米线Ω栅器件的版图和结构图图2(a)为该器件的版图示意图，M1为有源区版，M2为栅版；图2(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图；图2(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图；图2(d)为图2(b)的对应的扫描电镜照片。
图2(b)-(d)中，相同的标号表示相同的部件201-SOI硅片衬底的背面硅202-SOI硅片衬底的二氧化硅埋层203-硅纳米线Ω栅器件的多晶硅栅(Poly-Si Gate)
204-硅纳米线Ω栅器件的栅氧205-硅纳米线Ω栅器件的沟道206-硅纳米线Ω栅器件的源 207-硅纳米线Ω栅器件的漏图3为文献2的双硅纳米线围栅器件的版图和结构示意图图3(a)为该器件的版图示意图，M1为有源区版，M2为栅版，深色的部分为双硅纳米线；图3(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，可以看到沟道为双硅纳米线，同时双硅纳米线的正下方存在寄生管；图3(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图。
图3(b)和(c)中，相同的标号表示相同的部件301-体硅衬底(p-掺杂) 302-STI隔离的场区的二氧化硅303-多晶硅栅(Poly-Si Gate)304-双硅纳米线围栅器件的栅氧305-双硅纳米线(沟道)306-双硅纳米线(沟道)正下方的体硅衬底表面的寄生管的栅氧307-寄生管的沟道 308-双硅纳米线围栅器件的源 309-双硅纳米线围栅器件的漏图4为本发明所提供的体在绝缘层上(BOI结构)的双硅纳米线围栅器件的版图和结构示意图图4(a)为该器件的版图示意图，M1为有源区版，M2为栅版，深色的部分为双硅纳米线；图4(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，可以看到沟道为双硅纳米线，同时沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，可以消除体硅衬底表面的寄生管；图4(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图，可以看到沟道的位置为BOI结构，而源和漏仍然与体硅衬底相连。
图4(b)和(c)中，相同的标号表示相同的部件401-体硅衬底(p-掺杂) 402-STI隔离的场区的二氧化硅403-多晶硅栅(Poly-Si Gate)404-栅氧405-双硅纳米线(沟道)406-双硅纳米线(沟道)正下方和体硅衬底之间的厚的二氧化硅绝缘层407-源408-漏图5(a)和(b)为本发明提供的BOI结构的双硅纳米线围栅器件的漏端电流(包括泄漏电流Ioff、开态驱动电流Ion)、栅电容(CG)与文献2的比较图表。
图6(a)-(n)是本发明一实施例的基于体硅衬底的体在绝缘层上(BOI结构)的双硅纳米线围栅器件的制备方法的工艺流程及其各步骤所对应产品结构的示意图。
图6(a)-(n)中，相同的标号表示相同的部件601-体硅衬底(p-掺杂) 602-作硬掩膜的SiO2层603-作硬掩膜的Si3N4层604-保护硅沟道的SiO2侧墙
605-悬空的硅沟道(其厚度可以定义双硅纳米线的剖面结构的高度H)606-硅沟道的正下方的悬空位置(用来填充SiO2作绝缘层)607-Si3N4层被横向腐蚀的位置(定义双硅纳米线的位置，横向腐蚀的尺寸定义了双硅纳米线的剖面结构的宽度W，对于圆形的硅纳米线，高度H和宽度W相等)608-STI隔离的场区的二氧化硅609-沟道的正下方和体硅衬底之间的二氧化硅绝缘层610-用作平坦化停止层的Si3N4层611-双硅纳米线(沟道)612-栅氧613-多晶硅栅(Poly-Si Gate)614-源615-漏具体实施方式
以下结合附图详细描述本发明所提供的双硅纳米线围栅场效应晶体管及其制备方法，但不构成对本发明的限制。
如图4所示，为本实施例的双硅纳米线围栅器件。如图4(a)所示为该器件的版图，M1有源区版被M2栅版覆盖的部分为沟道区、没被覆盖的部分为源区和漏区，沟道区的宽度(A1A2方向)为50nm，沟道区的长度(B1B2方向)即栅长30nm。如图4(b)和(c)分别为该器件的沿沟道的垂直方向(A1A2方向)和沿沟道方向(B1B2方向)的剖面结构。如图4(b)中作为沟道的双硅纳米线405的剖面为圆形、直径为10nm，被厚度为1.2nm的栅氧404围绕，再被厚150nm的多晶硅栅403围绕，上面有厚100nm的多晶硅、下面有厚40nm的多晶硅；双硅纳米线405正下方有一层厚250nm的二氧化硅绝缘层406，形成体在绝缘层上的BOI结构。如图4(c)中STI隔离的场区的二氧化硅002厚400nm；由于采用BOI结构，双硅纳米线405和多晶硅栅403都形成在绝缘层上；源407、漏408仍然与体硅衬底401相连，可以采用较大的结深30nm，以减小源和漏的寄生串联电阻，增大开态驱动电流。厚的二氧化硅绝缘层406，可以消除了沟道正下方的体硅衬底401表面的可能存在的寄生管，减小泄漏电流、提高开关比、减小栅电容、优化交流特性、提高器件开关速度。
本发明双硅纳米线围栅器件基于体硅衬底(Bulk Si Wafer)。从沿沟道的垂直方向的剖面结构看，如图4(b)所示，沟道为两个完全相同的圆形的硅纳米线(Twin Si Nanowire)，即双硅纳米线，其直径≤10nm；双硅纳米线被栅氧(Gate Oxide)围绕、然后再被栅(Gate)围绕，形成围栅器件；在沟道即双硅纳米线的正下方和衬底之间，有一层厚200～300nm的二氧化硅绝缘层，形成双硅纳米线的沟道(简称为体)在绝缘层上的结构(Body-on-Insulator，BOI结构)；从沿沟道方向的剖面结构看，如图4(c)所示，体在绝缘层上，而源和漏都与衬底相连，源和漏的结深大于双硅纳米线的直径，可以达到30～50nm，以减小源和漏的寄生串联电阻。
本实施例中的BOI结构的双硅纳米线围栅器件的直流特性和交流特性，与文献2的比较，分别如图5(a)和(b)所示。两种器件的栅长、栅氧厚度、阈值电压、结深、硅纳米线直径等参数相同。图5(a)为直流特性的漏端电流(包括泄漏电流Ioff、开态驱动电流Ion)的比较图中横坐标为栅电压(VG)，纵坐标为漏端电流(ID)，漏压1.1V(伏特)时，栅压0V时的ID定义为泄漏电流Ioff，本发明的器件相比文献2的器件，可以使得Ioff减小25倍；栅压1.1V时的ID定义为开态驱动电流Ion，两种器件近似相等；因此，本发明所提供的器件也可以使得开关比Ion/Ioff提高一个多量级。图5(b)为交流特性的栅电容(CG)的比较图中横坐标为栅电压(VG)，纵坐标为栅电容(CG)，可以看出本发明的器件由于消除了衬底的寄生管、减小了寄生栅电容，可以显著减小总的栅电容，在栅压1.1V，可以使得栅电容减小36％。由于器件开关速度是以Ion/CG·Vdd来衡量的，Vdd为工作电压、取1.1V，本发明的器件相比文献2的器件，器件开关速度可以提高38％。
本发明制备双硅纳米线围栅场效应晶体管的方法，该制备方法，包括如下步骤步骤1在体硅衬底上，淀积二氧化硅(SiO2)和氮化硅(Si3N4)；沟道注入硼；有源区版光刻，有源区版的沟道区的宽度为50～80nm，刻蚀氮化硅和氧化层，形成双层硬掩膜。
步骤2刻蚀场区的硅15～20nm，这个尺寸自对准地定义硅纳米线的剖面结构的高度H；淀积SiO2，刻蚀SiO2形成侧墙，以保护沟道。
步骤3再次刻蚀场区的硅250～350nm，形成浅槽；各向同性刻蚀硅30～50nm，大于有源区版的沟道区的一半宽度，使得沟道区位置下面的硅都被刻空。
步骤4去掉SiO2侧墙，湿法腐蚀Si3N415～20nm(湿法腐蚀是各向同性的)。横向腐蚀的尺寸自对准定义硅纳米线的剖面结构的宽度W；对于圆形的硅纳米线，高度H和宽度W相等。
步骤5淀积SiO2厚度350～500nm，大于浅槽的深度；以Si3N4为停止层，化学机械抛光(CMP)平坦化，形成浅槽隔离(STI)；同时形成BOI结构，沟道在二氧化硅绝缘层上，而源和漏仍然与体硅衬底相连。
步骤6第二次淀积Si3N4层；栅版光刻；栅版与上述步骤4中氮化硅横向腐蚀的位置的覆盖，自对准定义双硅纳米线的位置；刻蚀两层Si3N4。
步骤7刻蚀SiO2，再刻蚀硅，以SiO2为掩膜自对准形成在绝缘层上的双硅纳米线。
步骤8腐蚀二氧化硅50～80nm，使得双硅纳米线悬空；采用优化工艺，使得硅纳米线变圆、减薄，形成圆形的、直径D≤10nm的双硅纳米线。干氧氧化形成栅氧。
步骤9淀积多晶硅作为栅材料，磷掺杂和RTP(快速热退火)激活，CMP平坦化。形成栅氧和多晶硅栅都围绕双硅纳米线的沟道，即围栅结构。
步骤10去Si3N4，源漏掺杂注入As(砷)，形成结深30～50nm的n+源和漏。
如图6所示。图6(a)-(n)所示的各结构与制备方法中的各步骤对应。
以下结合附图对该制备方法进行详细说明步骤1在p(100)体硅衬底，淀积SiO2层30nm和Si3N4层100nm；沟道注入硼；M1有源区版光刻，有源区版的沟道区的宽度为60nm；刻蚀Si3N4和SiO2，形成双层硬掩膜。形成如图6(a)所示的剖面结构(沿沟道的垂直方向，如4(a)所示的A1A2方向)。
步骤2刻蚀场区的硅15nm，这个高度自对准地定义硅纳米线的剖面结构的高度H；再淀积SiO2，刻蚀形成侧墙，保护硅沟道。形成如图6(b)所示的剖面结构(沿A1A2方向)。
步骤3再次刻蚀场区的硅300nm；各向同性刻蚀硅40nm，使得沟道区位置下面的硅都被刻空。形成如图6(c)所示的剖面结构(沿A1A2方向)。
步骤4去掉SiO2侧墙，湿法腐蚀Si3N4约15nm。腐蚀Si3N4的位置与M2栅版覆盖的位置可以自对准定义双硅纳米线的位置；横向腐蚀的尺寸可以自对准定义了硅纳米线的剖面结构的宽度W；对于圆形的硅纳米线，高度H和宽度W相等。形成如图6(d)所示的剖面结构(沿A1A2方向)。
步骤5淀积SiO2约500nm，以硬掩膜的Si3N4为停止层、化学机械抛光(CMP)平坦化，形成浅槽隔离；同时形成BOI结构，沟道在绝缘层上，而源和漏仍然与体硅衬底相连。形成如图6(e)所示的剖面结构(沿A1A2方向)，对应的B1B2方向的剖面结构如图6(f)所示。
步骤6第二次淀积Si3N4层，如图6(g)所示(沿A1A2方向)。M2栅版光刻，刻蚀两层Si3N4，形成栅槽。
步骤7刻蚀SiO2约30nm，再刻蚀硅，以SiO2为掩膜自对准形成在绝缘层上的双硅纳米线。形成如图6(h)所示的剖面结构(沿A1A2方向)。
步骤8腐蚀60nm的SiO2，使得双硅纳米线悬空(但是双硅纳米线正下方还有较厚的二氧化硅绝缘层)；形成如图6(i)所示的剖面结构(沿A1A2方向)，对应的B1B2方向的剖面结构如图6(j)所示。工艺优化双硅纳米线的结构，在H2环境950℃高温炉退火约2小时，并多次牺牲氧化，使双硅纳米线变圆、减薄，直径减小到10nm。再850℃干氧氧化、生成栅氧1.2nm，形成如图6(k)所示的剖面结构(沿A1A2方向)。
步骤9淀积多晶硅约250nm，掺杂磷(P)约1×1016cm-2/40KeV，RTP(快速热退火)950℃、10s激活，CMP平坦化。栅氧和多晶硅栅都围绕双硅纳米线的沟道，形成围栅器件。形成如图6(1)所示的剖面结构(沿B1B2方向)。
步骤10去Si3N4，源漏掺杂As(砷)约5×1015cm-2/40KeV。形成如图6(m)所示的剖面结构(沿A1A2方向)，对应的B1B2方向的剖面结构如图6(n)所示。
步骤11进一步进行常规的后续工艺，淀积低氧层，RTP退火激活杂质，光刻、刻蚀引线孔，溅射金属，光刻、刻蚀形成金属线，合金，钝化。
最后得到可以用于测试的体在绝缘层上(BOI结构)的双硅纳米线围栅器件，栅长30nm、双硅纳米线直径10nm、双硅纳米线正下方和体硅称底之间的二氧化硅绝缘层厚度为250nm。
以上通过详细实施例描述了本发明所提供的双硅纳米线围栅器件及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的变形或修改；其制备方法也不限于实施例中所公开的内容。
权利要求
1.一种双硅纳米线围栅场效应晶体管，基于体硅衬底，沟道是完全相同的剖面结构为圆形的双硅纳米线，双硅纳米线被栅氧和多晶硅栅围绕，形成围栅结构，源和漏都与体硅衬底相连，其特征在于在沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成沟道在绝缘层上的结构。
2.如权利要求1所述的双硅纳米线围栅场效应晶体管，其特征在于，所述的双硅纳米线的直径≤10nm。
3.如权利要求1所述的双硅纳米线围栅场效应晶体管，其特征在于，所述的源和漏的结深大于双硅纳米线的直径，为30～50nm。
4.如权利要求1所述的双硅纳米线围栅场效应晶体管，其特征在于，所述的沟道正下方和体硅衬底之间的二氧化硅绝缘层，其厚度为200～300nm。
5.一种制备如权利要求1所述的双硅纳米线围栅场效应晶体管的方法，其特征在于，包括以下步骤1)在体硅衬底上，淀积二氧化硅和氮化硅，有源区版光刻，刻蚀氮化硅和二氧化硅，形成双层硬掩膜；2)刻蚀场区的硅，刻蚀的尺寸自对准定义了双硅纳米线的剖面结构的高度H；淀积二氧化硅，刻蚀二氧化硅形成侧墙，以保护沟道；3)再次刻蚀场区的硅，形成浅槽；各向同性刻蚀硅，使得沟道正下方的硅被刻空；4)去掉二氧化硅侧墙，湿法腐蚀氮化硅；氮化硅的横向腐蚀尺寸自对准定义了双硅纳米线的剖面结构的宽度W；对于圆形的双硅纳米线，高度H和宽度W相等；5)淀积二氧化硅，平坦化，形成浅槽隔离；同时形成沟道在绝缘层上的结构，而源和漏仍然与体硅衬底相连；6)淀积氮化硅层，栅版光刻；栅版与上述步骤4)中氮化硅横向腐蚀的位置的覆盖，自对准定义双硅纳米线的位置；刻蚀两层氮化硅；7)刻蚀二氧化硅，再刻蚀硅，自对准形成在绝缘层上的双硅纳米线；8)湿法腐蚀二氧化硅，使得双硅纳米线悬空；采用优化工艺，使得双硅纳米线变圆、减薄，干氧氧化形成栅氧；9)淀积多晶硅作为栅材料，掺杂并激活，平坦化，形成多晶硅栅，栅氧和多晶硅栅都围绕双硅纳米线，形成围栅结构；10)去氮化硅，掺杂形成n+源和漏。
6.如权利要求5所述的制备方法，其特征在于，所述的步骤1)中，有源区版的沟道区的宽度为50～80nm。
7.如权利要求5或6所述的制备方法，其特征在于，所述的高度H和宽度W都为15～20nm。
8.如权利要求5或6所述的制备方法，其特征在于，所述的步骤3)中，场区的硅的刻蚀尺寸为250～350nm，即为浅槽的深度；各向同性刻蚀硅为30～50nm。
9.如权利要求5或8所述的制备方法，其特征在于，所述的步骤5)中，淀积二氧化硅的厚度为350～500nm。
全文摘要
本发明提供一种双硅纳米线围栅场效应晶体管及其制备方法，属于超大规模集成电路(ULSI)中的金属氧化物半导体场效应晶体管技术领域。该场效应晶体管基于体硅衬底，沟道是完全相同的剖面结构为圆形的双硅纳米线，双硅纳米线被栅氧和多晶硅栅围绕，形成围栅结构，源和漏都与体硅衬底相连，在沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成沟道在绝缘层上的结构。本发明在低功耗和高速逻辑电路应用中有着明显的优势和广阔的应用前景。本发明还提供了一种上述的场效应晶体管的制备方法，与常规CMOS技术完全兼容，不需要SOI衬底和高成本的外延工艺，可以减小衬底成本和工艺制备成本。
文档编号H01L21/336GK101060135SQ20071011040
公开日2007年10月24日 申请日期2007年6月5日 优先权日2007年6月5日
发明者周发龙, 吴大可, 黄如, 诸葛菁, 田豫, 张兴 申请人:北京大学