专利名称：半导体元件的利记博彩app
技术领域：
本发明涉及MOS元件的结构与制造，且特别涉及MOS元件的金属硅化 区的制造。
背景技术：
在超大型集成电路(very-large-scale integration, VLSI)中，当縮小栅极尺寸 时，源极与漏极接面也要跟着縮小，以避免短通道效应(short channel effect, SCE)影响元件的性能。而縮小CMOS尺寸所遇到的主要问题为寄生电阻的增 加。当源/漏极接面深度与多晶硅线宽縮小为深次微米范围时，接触电阻将变 得更为显著，因此需要加以减低。降低多晶硅栅极与源/漏极区间以及内连线的接触电阻的主要方法为形成 金属硅化物。通常使用自行对准硅化物(self-aligned silicide， salicide)方法来形 成硅化区。在自行对准硅化物方法中，先毯覆式沉积金属薄层于半导体基底上， 且特别覆盖于露出的源/漏极与栅极。之后将晶片进行一次或多次的退火步骤， 使金属选择性地与源/漏极区及栅极露出的硅产生反应，因此形成金属硅化物。 由于硅化层只形成于金属材料直接接触的硅源/漏极区以及多晶硅栅极电极， 因此被称为"自行对准"硅化方法。在形成硅化层之后，移除未反应的金属， 且执行内连线加工方法以提供导电途径，例如形成穿过层间介电层的介层孔， 且以导电金属(例如，钛)填满上述的介层孔。然而，当集成电路形成技术逐步发展至65nm或更低时，传统的硅化方法 就会产生问题。图1显示上述问题的一个实例，在基底10上包括细间隙壁2， 细间隙壁2常用来降低轻掺杂源/漏极区的片电阻(sheetresistance)以及对通道 区施予较大的应力。形成如图l所示的MOS元件的方法，包括形成轻掺杂源 /漏极区6、形成厚间隙壁、形成深源/漏极区8与薄化厚间隙壁以形成细间隙 壁2。之后形成金属硅化区4与细间隙壁2对齐。而此种方法可能导致硅化区 4侵入轻掺杂源/漏极区6。在65nm以下的技术中，轻掺杂源/漏极区6的深度
较浅，例如约100-150A。然而， 一般硅化区的厚度约为170A，大于轻掺杂 源/漏极区6的深度。硅化区4因此穿过轻掺杂源/漏极区与基底的接面，而造 成显著的漏电流。因此，本技术领域中亟需新方法与结构，其可结合硅化物降低电阻的优点， 并同时克服先前技术的缺点。发明内容本发明提供一种半导体元件，包括半导体基底；栅极堆栈结构位于半导 体基底上；间隙壁位于该栅极堆栈结构的侧壁上；轻掺杂源/漏极区与该栅极 堆栈结构邻接；深源/漏极区与该轻掺杂源/漏极区邻接；以及分段金属硅化区 位于该深源/漏极区与轻掺杂源/漏极区之上。该分段的金属硅化区包括第一部 份，其具有第一厚度、第二部分与该第一部份邻接且具有第二厚度，而该第二 厚度实质上小于该第一厚度。又该第二部分较该第一部份靠近通道区。本发明提供另一种半导体元件，包括半导体基底；栅极堆栈结构位于半 导体基底上；间隙壁位于该栅极堆栈结构的侧壁上，其中该间隙壁的厚度小于 约200A;轻掺杂源/漏极区与该栅极堆栈结构邻接；源/漏极区与该轻掺杂源/ 漏极区邻接；第一金属硅化区位于深源/漏极区之上；以及第二金属硅化区位 于该第一金属硅化区与该间隙壁之间，其中该第一金属硅化区具有第一厚度， 其大于该第二金属硅化区的第二厚度。本发明又提供一种形成半导体元件的方法，包括提供半导体基底；形成 栅极堆栈结构位于半导体基底上；形成间隙壁位于该栅极堆栈结构的侧壁上； 形成轻掺杂源/漏极区与该栅极堆栈结构邻接；形成源/漏极区与该轻掺杂源/ 漏极区邻接；形成第一金属硅化区位于该源/漏极区之上；以及形成第二金属 硅化区位于第一金属硅化区与该间隙壁之间，其中该第一金属硅化区具有第一 厚度，其大于该第二金属硅化区的第二厚度。本发明提供另一种形成半导体元件的方法，包括提供半导体基底；形成 栅极堆栈结构位于半导体基底上；形成轻掺杂源/漏极区与该栅极堆栈结构邻 接；形成间隙壁位于该栅极堆栈结构的侧壁上；形成源/漏极区；薄化该间隙 壁以形成间隙壁其厚度小于约200A;形成抛弃式间隙壁于该经薄化间隙壁的 侧壁上；在形成该抛弃式间隙壁之后，形成第一金属层于该轻掺杂源/漏极区
与该源/漏极区的露出部分之上；硅化该第一金属层，以形成第一金属硅化区； 移除该抛弃式间隙壁；形成第二金属层至少在该轻掺杂源/漏极区与该源/漏极 区的露出部分之上；以及硅化该第二金属层以形成第二金属硅化区，其中该第 一金属硅化区具有第一厚度，其大于该第二金属硅化区的第二厚度。本发明还提供另一种形成半导体元件的方法，包括提供半导体基底；形 成栅极堆栈结构位于半导体基底上；形成间隙壁位于该栅极堆栈结构的侧壁 上，其中该间隙壁的厚度小于约200A;提高邻接于该间隙壁的半导体基底部 分；形成轻掺杂源/漏极区与该栅极堆栈结构邻接；形成抛弃式间隙壁于该间 隙壁的侧壁上；形成源/漏极区；形成第一金属层在该轻掺杂源/漏极区与该源 /漏极区的露出部分之上；硅化该第一金属层，以形成第一金属硅化区；移除 该抛弃式间隙壁；形成第二金属层至少于该轻掺杂源/漏极区与该源/漏极区的 露出部分之上；以及硅化该第二金属层以形成第二金属硅化区，其中该第一金 属硅化区具有第一厚度，其大于该第二金属硅化区的第二厚度。本发明较佳实施例所形成的MOS元件，具有较低的漏电流，且改善了在 轻掺杂源/漏极区中的片电阻。为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 较佳实施例，并配合所附图示，作详细说明如下
图1表示在传统的金属硅化物制备方法中，金属硅化区延伸进入基底且未 将源/漏极区提高。图2至图8表示本发明第一实施例形成分段金属硅化区的方法剖面图。图9至图15表示本发明第二实施例形成分段金属硅化区且将源/漏极区提 高的方法剖面图。主要部件符号说明2 细间隙壁4 金属硅化区6 轻掺杂源/漏极区8 深源/漏极区10 基底
20 基底22 轻掺杂源/漏极区24 深源/漏极区26 栅极介电层28 栅极电极30 栅极间隙壁301 栅极间隙壁30的二氧化硅内衬 302 栅极间隙壁30的氮化硅部分 32 抛弃式间隙壁 33 金属层34 源/漏极(厚)金属硅化区 38 金属层 40 薄金属硅化区 42 接触蚀刻终止层 Dl 轻掺杂源/漏极区22的深度 Tl 间隙壁30的厚度 T2 薄化后间隙壁30的厚度 T3 抛弃式间隙壁32的厚度 T4 金属层33的厚度 T5 源/漏极金属硅化区34的厚度 T6 金属层38的厚度 T7 薄金属硅化区40的厚度具体实施方式
图2表示M0S元件的一部份，其包括栅极介电层26、栅极电极28、轻 掺杂源/漏极区22、深源/漏极区24以及栅极间隙壁30。在较佳实施例中，基 底20是硅基底。在其他实施例中，可使用硅锗(SiGe)、块状半导体(bluk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor^绝缘层上覆硅(silicon on Insulator, SOI)与一般常用的半导体材 料。 如本技术领域所周知，栅极介电层26可包括二氧化硅(silicon oxide)或高 介电常数材料，例如，氮氧化物(oxynitride)、含氧介电层、含氮介电层与上述 的结合。在较佳实施例中，栅极电极28包括多晶硅。较佳的形成方法包括化 学气相沉积(chemical vapor deposition, CVD)方法。较佳为将栅极电极28进行 掺杂，以降低片电阻。在其他实施例中，栅极电极28包括非晶硅或金属。如 本技术领域所周知，较佳通过在基底20上沉积栅极介电层，且于上述栅极介 电层沉积栅极电极层，之后图案化上述栅极介电层与栅极电极层，以分别形成 栅极介电层26与栅极电极28。之后形成轻掺杂源/漏极区22,其较佳通过注 入适当的不纯物并使用栅极堆栈结构当作掩模来形成。在65nm技术中，轻掺 杂源/漏极区22的深度D1约为100-150 A。在本实施例中，所有的尺寸皆为 65nm技术所举例的尺寸。但本领域技术人员当能了解说明书中所提到的尺寸 会随着集成电路的尺寸而改变。沿着介电层26与栅极电极28的侧壁形成一对间隙壁30。如本发明领域 所周知，较佳通过毯覆式沉积一个或多个介电层，之后进行非等向性蚀刻以从 基底20的水平表面移除介电材料来形成间隙壁30。间隙壁30可由单层介电 层或复合层(包括多于一层的介电层)来形成。在较佳实施例中，间隙壁包括 氮化硅部分302位于二氧化硅内衬30,上。间隙壁30的厚度Tl较佳约为 350-420 A，而更佳约为370-400 A。图2也表示深源/漏极区24的形成。在较佳实施例中，通过在半导体基底 20注入不纯物来形成深源/漏极区24。在接下来的源/漏极注入方法中，以间 隙壁30与栅极堆栈结构当做掩模。在其他实施例中，可通过使基底20凹陷， 再在凹陷处外延生长半导体材料来形成深源/漏极区24，而其中的半导体材料， 例如是硅、锗、碳与上述的结合。可在外延生长的同时掺杂需要的不纯物，或 于外延生长后再注入需要的不纯物。图3表示将间隙壁30薄化。在较佳实施例中，间隙壁包括位于二氧化硅内衬301上的氮化硅部分302，通过磷酸进行湿蚀刻来薄化氮化硅部分302。之 后使用氢氟酸以移除二氧化硅内衬301的露出部分。所产生的间隙壁30的厚 度T2实质上小于薄化前的厚度T1 (表示于图2)。在实施例中，T2小于约 50X的T1。在65nm的技术中，厚度T2较佳约为150-200 A。在图4中，形成抛弃式间隙壁32，其材料的蚀刻特性较佳与间隙壁30不
同，且至少要与间隙壁的302部分不同。在实施例中，抛弃式间隙壁32包括 氧化物，例如二氧化硅。抛弃式间隙壁32的厚度T3较佳约为200-250 A。更 佳为抛弃式间隙壁32的外缘超过轻掺杂源/漏极区22与深源/漏极区24的交 接处。之后毯覆式沉积金属层33。金属层33较佳包括镍，但可包括其他金属， 例如钴、铂与上述的组合。金属层33的厚度T4较佳约为90-110A，且更佳 为约100A。在较佳实施例中，以物理气相沉积(physical vapor deposition, PVD) 来形成金属层33，但也可使用其他常用方法，例如溅镀、低压化学气相沉积 (low pressure chemical vapor deposition, LPCVD)与原子层沉禾只(atomic layer deposition, ALD)。在其他实施例中，可使用无电电镀(dectroless plating)来形 成金属层33，其可选择性地在源/漏极区24之上形成金属层，但不在介电层 (例如栅极间隙壁30)上形成。之后执行退火方法，形成源/漏极金属硅化区34，而产生的结构表示于图 5。退火方法较佳在约35(TC或更低的温度下进行，退火的温度越低越好，只 要金属硅化区的品质不会因此下降。如本技术领域所周知，可使用热退火 (thermal annealing)、快速退火(flash annealing)、激光退火(laser annealing)或类 似方法来执行退火方法。在实施例中，退火方法包括两个步骤。第一步骤包括 相对较低的第一温度的第一退火。在第一步骤中，金属层33的至少一部份会 与硅发生反应以形成金属硅化物。 一般而言，此金属硅化物的电阻比较高。之 后移除未反应的金属。第二步骤包括第二退火，以将高电阻的金属硅化物转变 为低电阻的金属硅化物。 一般在比第一温度高的第二温度下执行第二退火。在 实施例中，为了形成金属硅化区34，第一温度为约300。C，而第二温度为约 400°C。第一退火时间较佳约为50-80秒。在实施例中，第一退火时间为约60 秒。产生的源/漏极金属硅化区34的厚度T5较佳为约150-190 A，且更佳为约 170 A。源/漏极金属硅化区34的厚度T5可能实质上接近或甚至大于轻掺杂源 /漏极区22的深度D1。图6表示移除抛弃式间隙壁32，例如使用氢氟酸。之后形成金属层38。 金属层38的厚度T6较佳为小于金属层33的厚度T4 (在图4中表示)。在较 佳实施例中，厚度T6为约25-50 A,且更佳为约30A。又厚度T6较佳小于约 70X的厚度T4。金属层38中的较佳金属包括镍、钴、铂与上述的组合。形成 金属层38的金属可与金属层33相同，但也可包括不同的金属。之后执行退火方法，以及形成薄金属硅化区40，如图7所示。退火方法 较佳也包括于第三温度下的第一退火与第四温度下的第二退火。而第三温度较 佳为小于形成金属硅化区34的第一温度。在实施例中，两个温度的差异较佳 为约10-4(TC，更佳为约2(TC。此外，该第一退火的退火时间较佳为小于形成 金属硅化区34的第一退火时间。在实施例中，形成薄金属硅化区40的第一退 火时间为约30秒。由于薄金属硅化区是以较薄的金属层38、较低的第三温度 及/或较短的退火时间形成，所以薄金属硅化区40的厚度T7小于金属硅化区 34的厚度T5。厚度T7较佳为小于约65X的厚度T5。厚度T7较佳为小于约 100 A，且更佳为小于约60A。在较佳实施例中，形成薄金属硅化区40中的第二退火所采用的第四温度 及/或时间实质上等于形成厚金属硅化区34中的第二退火所采用的第二温度 与时间。在其他实施例中，可略过金属硅化区34的第二退火步骤。在对薄金 属硅化区40进行第二退火时，高电阻金属硅化区34会转变为低电阻金属硅化 区34。之后，毯覆式形成接触蚀刻终止层(contact etch st叩layer, CESL)42。除了 蚀刻终止的功能外，接触蚀刻终止层42也施加应力至MOS元件的通道区。 对PMOS元件而言，接触蚀刻终止层42具有本征(intriusic)压縮应力，而因此 实施压縮应力至通道区。对NMOS元件而言，接触蚀刻终止层42具有本征张 应力，而因此施加张应力至通道区。通过细间隙壁30，接触蚀刻终止层42可 施加更大的应力。在先前的实施例中，并未将源/漏极区提高。对尺寸小于65nm的集成电 路而言，较佳为将源/漏极区提高。于图9至图15中表示第二实施例制备方法 流程，其表示具有提高的源/漏极区的较佳实施例，其中以相同的标号来表示 曾在第一实施例中出现的相同元件。除非特别说明，否则对应的尺寸、较佳材 料、形成步骤与制备条件本质上均与第一实施例相同。图9表示基底20。于基底20上形成栅极堆栈结构，其包括栅极介电层26 与栅极电极28。之后形成细间隙壁30，其较佳为与第一种实施例中的细间隙 壁30 (在图3中表示)具有相同的尺寸与材料。通过在薄氧化衬层上形成薄 氮化硅层，之后堆栈层图案化，或者通过先形成厚间隙壁(如图2所示)，再
将厚间隙壁进行薄化以形成细间隙壁30。图10表示形成半导体层23，其较佳通过外延生长形成。半导体层23的 厚度较佳为约100-250 A，但较佳厚度会随集成电路的尺寸而改变。之后较佳 通过注入适当不纯物来形成轻掺杂源/漏极区22。形成细间隙壁30之后形成 轻掺杂源/漏极区22，较佳为将轻掺杂源/漏极区22倾斜注入，这样轻掺杂源/ 漏极区22才能比细间隙壁外缘更进一步延伸进入通道区。另外也可在形成半 导体层23前，先形成轻掺杂源/漏极区22。图11表示形成抛弃式间隙壁32，其较佳为与细间隙壁30的材料不同。 之后注入形成深源/漏极区24。深源/漏极区24实质上与抛弃式间隙壁32的外 缘对齐。之后毯覆式形成金属层33。图12表示厚金属硅化区34的形成，其实质上与抛弃式间隙壁32的外缘 对齐。与第一实施例相似，厚金属硅化区34的形成包括形成金属层、执行第 一退火以形成金属硅化物、移除未反应金属与执行第二退火。或者是省略第二 退火的歩骤。图13表示，移除抛弃式间隙壁32，且毯覆式形成金属层38，其较佳比金 属层33 (如图ll所示)薄。之后执行第一退火。比起形成厚金属硅化区34 的第一退火的温度与时间而言，上述第一退火的温度较低及/或时间较短。图 14表示形成的薄金属硅化区40，其比厚金属硅化区34薄。薄金属硅化区40 的底部表面实质上高于、低于或等于基底20顶部表面的高度。形成薄金属硅 化区40的第二退火较佳为与厚金属硅化区34的第二退火的制备条件相同。之 后形成接触蚀刻终止层42，如图15所示。金属硅化区34与40形成分段金属硅化区。较薄的金属硅化区40可进一 步延伸进入轻掺杂源/漏极区22。于是改善了轻掺杂源/漏极区22的电阻。由 于薄金属硅化区40的深度小于轻惨杂源/漏极区22的深度，因此并无金属硅 化区穿过交接处且导致高漏电流的风险。虽然本发明己以较佳实施例公开如上，但其并非用以限定本发明，本领域 技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修饰，因此 本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种半导体元件，包括半导体基底；栅极堆栈结构位于半导体基底上；间隙壁位于该栅极堆栈结构的侧壁上；轻掺杂源/漏极区与该栅极堆栈结构邻接；深源/漏极区与该轻掺杂源/漏极区邻接；以及分段金属硅化区位于该深源/漏极区与轻掺杂源/漏极区之上，其中该分段的金属硅化区包括第一部份，其具有第一厚度、第二部分与该第一部份邻接且具有第二厚度，而该第二厚度实质上小于该第一厚度，且其中该第二部分较该第一部份靠近通道区。
2. 如权利要求1所述的半导体元件，其特征在于该间隙壁为细间隙壁， 具有小于200A的厚度。
3. 如权利要求1所述的半导体元件，其特征在于该第二厚度小于该第一 厚度的65%。
4. 如权利要求1所述的半导体元件，其特征在于该第二厚度小于IOOA。
5. 如权利要求1所述的半导体元件，其特征在于该深源/漏极区被提高。
6. 如权利要求5所述的半导体元件，其特征在于该分段金属硅化区的该 第二部分的底部表面高于该半导体基底的顶部表面。
7. 如权利要求5所述的半导体元件，其特征在于该分级金属硅化区的该 第二部分的底部表面低于该半导体基底的顶部表面。
8. 如权利要求5所述的半导体元件，其特征在于该分段金属硅化区的该 第二部分的内缘实质上与该间隙壁的外缘对齐。
9. 如权利要求1所述的半导体元件，其特征在于该分段金属硅化区的该 第一部分与该轻掺杂源/漏极区之间具有横向间隔。
10. 如权利要求1所述的半导体元件，其特征在于该分级金属硅化区的该 第一部分的厚度大于该轻掺杂源/漏极区的厚度。
11. 一种半导体元件，包括 半导体基底；栅极堆栈结构位于半导体基底上； 间隙壁位于该栅极堆栈结构的侧壁上，其中该间隙壁的厚度小于约200A; 轻掺杂源/漏极区与该栅极堆栈结构邻接； 深源/漏极区与该轻掺杂源/漏极区邻接； 第一金属硅化区位于该深源/漏极区之上；以及第二金属硅化区位于该第一金属硅化区与该间隙壁之间，其中该第一金属 硅化区具有第一厚度，其大于该第二金属硅化区的第二厚度。
12. 如权利要求ll所述的半导体元件，其特征在于该第二厚度小于该第 一厚度的65%。
13. 如权利要求ll所述的半导体元件，其特征在于该第一金属硅化区与 第二金属硅化区包括不同金属。
14. 如权利要求ll所述的半导体元件，其特征在于该第一金属硅化区与 该第二金属硅化区包括相同金属。
15. 如权利要求ll所述的半导体元件，其特征在于该轻掺杂源/漏极区的 深度大于该第二厚度但小于该第一厚度。
全文摘要
一种半导体元件，包括半导体基底；栅极堆栈结构(gate stack)位于半导体基底上；间隙壁位于该栅极堆栈结构的侧壁上；轻掺杂源/漏极区与该栅极堆栈结构邻接；深源/漏极区与该轻掺杂源/漏极区邻接；以及分段金属硅化区位于该深源/漏极区与轻掺杂源/漏极区之上。其中该分段的金属硅化区包括第一部分，其具有第一厚度、第二部分与该第一部分邻接且具有第二厚度，而该第二厚度实质上小于该第一厚度。又其中该第二部分较该第一部分靠近通道区。
文档编号H01L29/417GK101118927SQ200710102429
公开日2008年2月6日 申请日期2007年5月8日 优先权日2006年8月1日
发明者杨富量, 陈宏铭, 黄健朝 申请人:台湾积体电路制造股份有限公司