专利名称：具有非易失存储器的半导体装置及其制造方法
技术领域：
本发明涉及一种非易失存储器件的存储单元、一种非易失存储器件、一种非易失存储系统及其制造方法。
背景技术：
非易失半导体存储器件在各领域享有广泛的应用。具体而言，非易失器件尤其适用于便携式装置，因为此类装置被设计为在无法一直保证供电或经常断电的情况下，或者在要求低功率使用的情况下保持数据。此类装置包括移动电信系统、存储卡、数字照相机、摄像放像机、打印机、扫描仪和音乐播放器等。
常规非易失存储器件包括由可独立寻址的存储单元构成的阵列，其中，向所述存储单元写入数据或由其读出数据。参考图1A、1B和1C，它们分别是常规非易失存储器件的存储单元的平面图、沿图1A的剖面线I-I′得到的侧视剖面图和电路图。参考图1A和1B，在半导体衬底11内形成隔离结构13，例如浅沟槽隔离(STI)结构，在其之间界定了可以形成存储单元的有源区。参考图1C，每一存储单元包括两个晶体管，即选择晶体管ST和存储晶体管MT。位线BL沿行方向延伸，字线WL和读出线SL沿垂直于行方向的列方向延伸。选择晶体管ST包括选择栅极27，其与衬底11的上表面之间间隔栅极氧化物图案17。存储单元阵列的共同列的存储单元的选择栅极27通过字线WL连接。存储晶体管MT包括浮置栅极21，其与衬底11的上表面之间间隔隧道氧化物图案15。在浮置栅极21之上形成控制栅极25，其与浮置栅极21之间间隔阻挡氧化物图案23。存储单元阵列的共同列的存储单元的控制栅极25通过读出线SL连接。通过以杂质掺杂衬底11在衬底11的上表面区域内形成源极区12s、浮动结区(floating junction region)12f和漏极区12d。在所得的结构上形成绝缘层37，在绝缘层37上设置位线BL，使之在存储单元阵列的共同行的相邻存储单元之间沿行方向延伸。通过层间导电通路31将位线BL连接至共同行的存储单元的漏极区12d，层间导电通路31穿过绝缘层37垂直延伸。
图1A-1C所示的存储单元的操作在本领域已经得到了很好的特征刻画。通过将高电压连接至读出线，使电子存储在浮置栅极21内，由此执行编程操作(program operation)。根据位线BL的状态确定浮置栅极21的编程。通过向字线WL和读出线SL施加Vcc电压执行读取操作。施加至位线BL的所得电势决定是否在浮置栅极21内存储电荷，因而决定施加至位线BL的数据电平。编程和擦除操作有赖于得到了很好的特征刻画的Fouler-Nodheim(FN)隧穿现象。相对于依赖热载流子注入现象的非易失器件而言，基于FN隧穿的器件通常具有更优异的性能，因为FN器件以更低的电流工作，因而更加适用于便携式装置。
在半导体器件更高集成度持续趋势下，在确保有效操作的同时，存储单元的尺寸降低量存在限制。就当前器件而言，在器件的特征尺寸中，例如在选择和存储晶体管的栅极长度中存在这样的限制。因而，随着特征尺寸接近原子标度，以及随着常规光刻制造技术针对此类降低的特征尺寸的改进越来越薄弱，此类器件的进一步集成变得越来越困难。
发明内容
本发明的实施例涉及一种包括非易失存储器件的半导体装置，一种存储系统以及它们的制造方法。具体而言，本发明的实施例涉及一种非易失存储器件、一种存储系统及其制造方法，在所述非易失存储器件中，存储单元单位内的两个存储晶体管共享共同的选择晶体管。通过这种方式，可以认为根据本发明的实施例的非易失存储器件的存储单元包括1.5个晶体管；即两个存储晶体管之一(一个晶体管)和共享的公共选择晶体管(半个晶体管)。换言之，采用三个晶体管提供两个存储单元。这实现了存储单元单位集成度的提高，由此实现了整个非易失存储器件的集成度的提高。
就第一方面而言，本发明涉及一种非易失存储器件的存储单元，其包括位于衬底上的选择晶体管的选择晶体管栅极，所述选择晶体管栅极包括栅极电介质图案0以及位于所述栅极电介质图案上的选择栅极；在所述衬底上位于所述选择晶体管的相对侧的第一和第二存储单元晶体管的第一和第二存储单元晶体管栅极，所述第一和第二存储单元晶体管栅极中的每个包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极；在所述衬底内分别位于所述选择晶体管栅极与所述第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管栅极的与所述第一和第二浮动结区相对的一侧的第一和第二漏极区。
在一个实施例中，所述存储单元还包括位于所述衬底、所述第一和第二存储单元晶体管栅极和所述选择晶体管栅极之上的绝缘层；穿过所述绝缘层延伸并且分别接触所述第一和第二漏极区的第一和第二接触；以及在所述绝缘层上耦接于所述第一和第二接触之间的位线。
在另一个实施例中，所述选择晶体管栅极的选择栅极包括所述非易失存储器件的选择线。
在另一个实施例中，位于所述选择晶体管栅极之下的所述衬底的区域包括所述选择晶体管的沟道区，并且所述沟道区耦接至所述非易失存储器件的公共源极线。
在另一个实施例中，所述第一和第二存储单元晶体管的所述控制栅极包括所述非易失存储器件的第一和第二字线。
在另一个实施例中，所述选择晶体管栅极的所述栅极电介质图案以及所述第一和第二存储单元晶体管的所述隧道绝缘图案由共同的、图案化的绝缘层形成。
在另一个实施例中，所述绝缘层包括选自下述组的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k电介质材料、及上述材料的组合。
在另一个实施例中，所述选择晶体管的所述选择栅极以及所述第一和第二存储单元晶体管的所述电荷存储层图案是由共同的、图案化的材料层形成的。
在另一个实施例中，所述材料层包括选自下述组的材料掺杂多晶硅、纳米晶体导电材料和电荷俘获层，其中，所述电荷俘获层包括选自下述组的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料层组合。
在另一个实施例中，所述第一和第二存储单元晶体管的所述阻挡绝缘层图案包括选自下述组的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的层组合。
在另一个实施例中，其中，所述第一和第二存储单元晶体管的所述控制栅极包括选自下述组的材料多晶硅、包括金属硅化物的多晶硅、金属硅化物、金属氮化物和上述材料的组合。
就另一方面而言，本发明涉及一种非易失存储器件，包括在衬底上按行和列排列的存储单元阵列；每者沿列方向延伸的多个选择晶体管，每一所述选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择线，所述选择线沿列方向延伸；沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管，每一所述第一和第二存储单元晶体管包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管的与所述第一和第二浮动结区分别相对的一侧的第一和第二漏极区；以及沿行方向延伸的多条位线，每条位线耦接至共同行的所述存储单元的所述第一和第二漏极区。
在一个实施例中，所述存储器件还包括位于所述衬底、所述存储单元的所述第一和第二存储单元晶体管以及所述多个选择晶体管上的绝缘层；以及多个第一和第二接触，其穿过所述绝缘层延伸并分别接触所述存储单元的所述第一和第二漏极区，其中，所述多条位线形成于所述绝缘层上。
在另一个实施例中，所述存储器件还包括位于所述衬底内的隔离区，其隔离相邻行的存储单元。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行编程操作向对应于所述第一和第二存储单元中有待编程的一个的所述第一和第二字线之一施加编程电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待编程的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行擦除操作向对应于所述第一和第二存储单元中有待擦除的一个的所述第一和第二字线之一施加擦除电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待擦除的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行读取操作向对应于所述第一和第二存储单元中有待读取的一个的所述第一和第二字线之一施加读取电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加闭锁电压；向对应于所述第一和第二存储单元中有待读取的一个的所述存储单元的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，所述闭锁电压包括零电压。在另一个实施例中，所述闭锁电压包括小于所述零电压的电压。在另一个实施例中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括近似于0.5伏。
就另一方面而言，本发明涉及一种非易失存储系统，包括存储控制器，其被设置为连接至在其上传输数据信号的数据总线；以及连接至所述存储控制器的存储器，其存储和检索所述数据信号，其中，所述存储器包括非易失存储器件，所述非易失存储器件包括在衬底上按行和列排列的存储单元阵列；沿列方向延伸的多个选择晶体管，每一所述选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择栅极线，所述选择栅极线沿列方向延伸；沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管栅极，每一所述第一和第二存储单元晶体管栅极包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管栅极的与所述第一和第二浮动结区分别相对的一侧的第一和第二漏极区；以及沿行方向延伸的多条位线，每条位线耦接至共同行的所述存储单元的所述第一和第二漏极区。
在一个实施例中，所述非易失存储系统还包括耦接至所述数据总线的用于处理所述数据信号的处理器。
在另一个实施例中，所述非易失存储系统还包括绝缘层，其位于所述衬底、所述存储单元的所述第一和第二存储单元晶体管栅极以及所述多个选择晶体管上；以及多个第一和第二接触，其穿过所述绝缘层延伸，并分别接触所述存储单元的所述第一和第二漏极区，其中，所述多条位线形成于所述绝缘层上。
在另一个实施例中，所述非易失存储系统还包括位于所述衬底内的隔离区，其隔离相邻行的存储单元。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行编程操作向对应于所述第一和第二存储单元中有待编程的一个的所述第一和第二字线之一施加编程电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待编程的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行擦除操作向对应于所述第一和第二存储单元中有待擦除的一个的所述第一和第二字线之一施加擦除电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待擦除的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行读取操作向对应于所述第一和第二存储单元中有待读取的一个的所述第一和第二字线之一施加读取电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加闭锁电压；向对应于所述第一和第二存储单元中有待读取的一个的所述存储单元的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，所述闭锁电压包括零电压。在另一个实施例中，所述闭锁电压包括小于所述零电压的电压。在另一个实施例中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括近似于0.5伏。
就另一方面而言，本发明涉及一种形成非易失存储器件的存储单元的方法，包括在衬底上提供选择晶体管的选择晶体管栅极，所述选择晶体管栅极包括栅极电介质图案；以及位于所述栅极电介质图案上的选择栅极；在所述衬底上提供位于所述选择晶体管的相对侧的第一和第二存储单元晶体管的第一和第二存储单元晶体管栅极，所述第一和第二存储单元晶体管栅极中的每个包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极；在所述衬底内提供分别位于所述选择晶体管栅极与所述第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在所述衬底内提供分别位于所述第一和第二存储单元晶体管栅极的与所述第一和第二浮动结区分别相对的一侧的第一和第二漏极区。
在一个实施例中，所述方法还包括在所述衬底、所述第一和第二存储单元晶体管栅极以及所述选择晶体管栅极上提供电介质层；提供穿过所述电介质层延伸并且分别接触所述第一和第二漏极区的第一和第二接触；以及在所述电介质层上提供耦接于所述第一和第二接触之间的位线。
在另一个实施例中，所述选择晶体管栅极的所述选择栅极包括所述非易失存储器件的选择线。
在另一个实施例中，其中，位于所述选择晶体管栅极之下的所述衬底的区域包括所述选择晶体管的沟道区，并且所述沟道区被耦接至所述非易失存储器件的公共线。
在另一个实施例中，所述第一和第二存储单元晶体管栅极的所述控制栅极包括所述非易失存储器件的第一和第二字线。
在另一个实施例中，所述选择晶体管栅极的所述栅极电介质图案以及所述第一和第二存储单元晶体管的所述隧道绝缘图案由公共的、图案化的绝缘层形成。
在另一个实施例中，所述绝缘层包括选自下述组的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k电介质材料、及上述材料的组合。
在另一个实施例中，所述选择晶体管的所述选择栅极以及所述第一和第二存储单元晶体管的所述电荷存储层图案是由公共的、图案化的材料层形成的。
在另一个实施例中，所述材料层包括选自下述组的材料掺杂多晶硅、纳米晶体导电材料和电荷俘获层，其中，所述电荷俘获层包括选自下述组的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的层组合。
在另一个实施例中，所述第一和第二存储单元晶体管的所述阻挡绝缘层图案包括选自下述组的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的层组合。
在另一个实施例中，其中，所述第一和第二存储单元晶体管的所述控制栅极包括选自下述组的材料多晶硅、包括金属硅化物的多晶硅、金属硅化物、金属氮化物、和上述材料的组合。
就另一方面而言，本发明涉及一种形成非易失存储器件的方法，包括在衬底上按行和列排列存储单元阵列；提供每者沿列方向延伸的多个选择晶体管，每一所述选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择线，所述选择线沿列方向延伸；提供沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管，每一所述第一和第二存储单元晶体管包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极被耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极被耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管的与所述第一和第二浮动结区分别相对的一侧的第一和第二漏极区；以及提供沿行方向延伸的多条位线，每条位线被耦接至共同行的所述存储单元的所述第一和第二漏极区。
在一个实施例中，所述方法还包括提供绝缘层，其位于所述衬底、所述存储单元的所述第一和第二存储单元晶体管以及所述多个选择晶体管上；以及提供多个第一和第二接触，其穿过所述绝缘层延伸并分别接触所述存储单元的所述第一和第二漏极区，其中，所述多条位线形成于所述绝缘层上。
在另一个实施例中，所述方法还包括在所述衬底内形成隔离区，其隔离相邻行的存储单元。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行编程操作向对应于所述第一和第二存储单元中有待编程的一个的所述第一和第二字线之一施加编程电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待编程的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行擦除操作向对应于所述第一和第二存储单元中有待擦除的一个的所述第一和第二字线之一施加擦除电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加零电压；向对应于所述第一和第二存储单元中有待擦除的一个的所述存储单元的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独执行读取操作向对应于所述第一和第二存储单元中有待读取的一个的所述第一和第二字线之一施加读取电压；向对应于所述第一和第二存储单元中的另一个的所述第一和第二字线中的另一个施加闭锁电压；向对应于所述第一和第二存储单元中有待读取的一个的所述存储单元的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
在另一个实施例中，所述闭锁电压包括零电压。在另一个实施例中，所述闭锁电压包括小于所述零电压的电压。在另一个实施例中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括近似于0.5伏。
通过对附图所示的本发明的优选实施例的更为详细的描述，本发明的上述和其他目的、特征和优点将变得显而易见，在附图中，不同图示均采用类似的附图标记表示相同的部分。附图不一定是按比例绘制的，相反，其重点在于表现本发明的原理，附图中参考图1A、1B和1C分别是常规非易失存储器件的存储单元的平面图、沿图1A的剖面线I-I′得到的侧视剖面图和电路图；图2A、2B和2C分别是根据本发明实施例的非易失存储器件的存储单元的平面图、沿图2A的剖面线A-A′和B-B′得到的侧视剖面图和电路图；图3A和3B分别是根据本发明实施例的非易失存储器件的存储单元阵列的平面图和电路图；图4A是根据本发明实施例的非易失存储器件的存储单元的平面图；图4B到图7是根据本发明实施例在存储单元的制造过程中，沿图4A的剖面线A-A′和B-B′得到的非易失存储器件的存储单元的侧视剖面图。
具体实施例方式
现在将参考附图对本发明的示范性实施例进行更为充分的说明，在附图中示出了本发明的优选实施例。但是，可以以不同的形式体现本发明，不应将其视为局限于本文所述的实施例。在整个说明书中采用类似的附图标记表示类似的元件。
应当理解，尽管文中采用第一、第二等词语描述不同的元件，但是这些元件不应受到这些词语的限制。这些词语用于将某一元件与其他元件区分开，但并非暗示要求一定的元件顺序。例如，在不脱离本发明的范围的情况下，可以将第一元件称为第二元件，类似地，可以将第二元件称为第一元件。这里使用时，“和/或”一词包括一个或多个相关列举项目的任何和所有组合。
应当理解，在称某一元件被“连接”或“耦接”至另一元件时，其可能被直接连接或耦接至所述另一元件，也可能存在中间元件。相反，在称某一元件被“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。应当以类似的方式解释其他用于描述元件之间的关系的词语(例如“位于...之间”与“直接位于...之间”、“相邻”与“直接相邻”等)。
本文所采用的术语仅做描述具体实施例的用途，并非意在限制本发明。这里使用时，单数形式“一”、“一个”和“该”意在包括复数形式，除非上下文另有明确指示。还应当理解，在本文中使用时，词语“包括”是指所陈述的特征、步骤、操作、元件和/或组件的存在，但不排除其他特征、步骤、操作、元件、组件和/或其组合的存在或添加。
图2A、2B和2C分别是根据本发明实施例的非易失存储器件的存储单元的平面图、沿图2A的剖面线A-A′和B-B′得到的侧视剖面图和电路图。
参考图2A和2B，在半导体衬底100内形成隔离结构102，例如浅沟槽隔离(STI)结构，在其之间界定了可以形成存储单元的有源区。参考图2C，每一存储单元单位MC包括由三个晶体管形成的两个存储单元，即第一和第二存储晶体管MT和共享的选择晶体管ST。通过这种方式，可以将存储单元单位MC的第一和第二存储单元中的每个视为包括1.5个晶体管，即第一和第二存储晶体管MT1、MT2之一(一个晶体管)和共享的公共选择晶体管ST(半个晶体管)。换言之，三个晶体管MT1、MT2、ST提供了两个可独立寻址的存储单元，其构成了能够存储两位可独立寻址和检索的数据的存储单元单位MC。
在存储单元单位MC中，位线BL沿行方向延伸，第一和第二字线WL1、WL2、选择线SL和公共源极线CSL 112沿垂直于行方向的列方向延伸。选择晶体管ST包括选择栅极123，其与衬底100的上表面间隔栅极氧化物图案121。存储单元阵列的共同列的存储单元单位的选择栅极123通过形成选择栅极123的选择线SL连接。
在选择栅极123的相对两侧形成第一和第二存储晶体管MT1和MT2。第一和第二存储晶体管MT1和MT2分别包括浮置栅极133A和133B，浮置栅极133A和133B与衬底100的上表面之间分别间隔隧道氧化物图案131A和131B。在相应的第一和第二浮置栅极133A和133B上分别形成第一和第二控制栅极137A和137B，第一和第二控制栅极137A和137B与第一和第二浮置栅极133A和133B分别通过第一和第二阻挡氧化物图案135A和135B间隔开。存储单元阵列的共同列的存储单元单位MC的第一存储晶体管MT1的控制栅极137A通过第一字线WL1连接。存储单元阵列的共同列的存储单元单位MC的第二存储晶体管的控制栅极137B通过第二字线WL2连接。
在位于选择晶体管ST的选择栅极123和第一存储晶体管MT1的第一浮置栅极133A之间的衬底100的上表面区域内形成第一浮动结区116A。与第一浮动结区116A相对，在衬底100的与第一浮置栅极133A相邻的上表面区域内形成第一漏极区114A。在选择晶体管ST的选择栅极123和第二存储晶体管MT2的第二浮置栅极133B之间的衬底100的上表面区域内形成第二浮动结区116B。与第二浮动结区116B相对，在衬底100的与第二浮置栅极133B相邻的上表面区域内形成第二漏极区114B。在所得结构上形成绝缘层140，在绝缘层140上设置位线BL，使之在存储单元阵列的共同行的存储单元单位MC的相邻第一和第二存储晶体管MT1和MT2之间沿行方向延伸。位线BL通过层间导电通路144A和144B连接至存储单元单位MC的第一和第二漏极区114A和114B，所述层间导电通路144A和144B穿过绝缘层140垂直延伸。
在本实施例中，位于第一和第二浮动结区之间的衬底110的区域起着公共源极线CSL 112的作用。与选择线SL类似，公共源极线CSL 112在存储单元阵列的共同行的存储单元单位的相邻选择晶体管ST之间沿列方向延伸。
在本示范性实施例中，伪(dummy)阻挡氧化物图案135C和伪控制栅极图案137C位于选择晶体管ST的选择栅极123上。这一实例中的伪阻挡氧化物图案135C和伪控制栅极图案137C在本实施例中不用于实现操作目的，其只是在制造类似地图案化第一和第二阻挡氧化物图案135A和135B、及图案化第一和第二控制栅极137A和137B之后留下来的，从而减少制造器件所需的制造步骤的数量。在供选实施例中，可选地可以在额外的制造步骤中将伪阻挡氧化物图案135C和伪控制栅极图案137C从选择栅极123的顶部去除。存储单元单位MC的该布局使得能够实现基于FN隧穿的编程，在所述布局中，第一和第二存储晶体管MT1和MT2共享形成于公共源极线CSL上的选择晶体管ST。
图3A和3B分别是根据本发明实施例的非易失存储器件的存储单元阵列的平面图和电路图。在图3A和3B的图示中，可以看出存储单元阵列302包括多个沿行方向和列方向延伸的存储单元单位MCmn。沿行方向，存储单元单位每个均对应于公共位线BL1、BL2...BLm。沿列方向，存储单元单位每个均对应于公共源极线CSL1、CSL2...CSLn、公共选择线SL1、SL2...SLn、公共第一字线WL1_1、WL1_2...WL1_n以及公共第二字线WL2_1、WL2_2...WL2_n。
现在将参考图3B所示的电路图描述图3B的存储单元阵列302的存储单元单位MCmn的单元MT1和MT2编程和擦除操作。
在编程操作中，假设待编程的存储单元为存储单元单位MC11的单元MT1，向第一字线WL1_1、第二字线WL2_1、选择线SL1、位线BL1、公共源极线CSL1和衬底施加下述电压，从而使存储单元单位MC11的单元MT1置于编程条件下
对于任何未选中的存储单元，施加下述电压(n≠1)
其中，编程电压Vpgm是处于大约15V到20V范围内的电压，Vcc电压是处于大约1.8V到2.3V的范围内的电压。
在这些条件下，通过单元MT1的隧道氧化物层15发生FN隧穿。这使得存储单元单位MC11的单元MT1具有第一阈值电压Vth1。
在擦除操作中，假设有待擦除的存储单元为存储单元单位MC11的单元MT1，那么向第一字线WL1_1、第二字线WL2_1、选择线SL1、位线BL1、公共源极线CSL1和衬底施加下述电压，从而使存储单元单位MC11的单元MT1置于擦除条件下
对于任何未选中的存储单元，施加下述电压(n≠1)
其中，擦除电压Vers是处于大约-15V到-20V的范围内的电压。
在这些条件下，预先存储在第一存储晶体管MT1的浮置栅极133A之内的所有电荷均被释放到衬底内。结果，响应于第一字线WL1_1操作的任何第一存储晶体管MT1均具有低于第一阈值电压Vth1的第二阈值电压Vth2。
现在将参考图3B的电路图描述图3B的存储单元阵列302的存储单元单位MCmn的读取操作。可以在两种操作条件下发生读取操作。在第一种操作条件下，第一阈值电压Vth1和第二阈值电压Vth2二者均大于0V。在第二种操作条件下，第一阈值电压Vth1大于0V，第二阈值电压Vth2小于0V。
在处于第一操作条件下的读取操作中，假设待读取的存储单元为存储单元单位MC11的单元MT1，向第一字线WL1_1、第二字线WL2_1、选择线SL1、位线BL1、公共源极线CSL1和衬底施加下述电压，从而使存储单元单位MC11的单元MT1置于读取条件下
对于任何未选中的存储单元，施加下述电压
其中，Vcc电压处于大约1.8V到2.3V范围内。
在这些条件下，如果第一存储晶体管MT1处于编程状态，那么电流将不会流过对应的位线BL1。如果第一存储晶体管MT1处于擦除状态，那么电流将通过对应的位线BL1流动。根据流经位线的电流量确定二进制数据“0”或“1”的读取状态。
在处于第二操作条件下的读取操作中，假设待读取的存储单元为存储单元单位MC11的单元MT1，向第一字线WL1_1、第二字线WL2_1、选择线SL1、位线BL1、公共源极线CSL1和衬底施加下述电压，从而使存储单元单位MC11的单元MT1置于读取条件下
对于任何未选中的存储单元，施加下述电压
其中，所述Vcc电压处于大约1.8V到2.3V的范围内，电压Vblock表示处于大约-1.8V到-2.3V的范围内的闭锁电压(blocking voltage)。Vblock电压优选为负电压，以防止存储单元单位MC的第二存储晶体管MT2与存储单元单位MC的第一存储单元晶体管MT1同时被激活。在读取第一存储晶体管MT1时，向共享相同的选中的选择线SL的存储单元单位的第二存储单元晶体管的栅极施加闭锁电压Vblock确保了第二存储晶体管MT2处于“截止(off)”状态。
在这些条件下，如果第一存储晶体管MT1处于编程状态，那么电流将不会流过对应的位线BL1。如果第一存储晶体管MT1处于擦除状态，那么电流将通过对应的位线BL1流动。根据流经位线的电流量确定二进制数据“0”或“1”的读取状态。
图4A是根据本发明实施例的非易失存储器件的存储单元的平面图。图4B到图7是根据本发明实施例在存储单元的制造过程中沿图4A的剖面线A-A′和B-B′得到的非易失存储器件的存储单元的侧视剖面图。
参考图4A和4B，在衬底100内形成诸如浅沟槽隔离(STI)结构102的隔离结构。这里使用时，“衬底”一词是指诸多衬底类型中的任何一种，其包括但不限于块(bulk)半导体衬底、绝缘体上硅(SOI)结构或生长于块衬底上的诸如单晶层的外延层。隔离结构102在其之间界定了衬底100的有源区。
参考图5，在衬底的上表面上依次形成绝缘体层131、电荷存储层133和阻挡绝缘体层135。在一个实施例中，绝缘体层131形成为具有处于大约30到大约350的范围内的厚度，并且由选自氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k电介质材料以及这些材料的组合的材料形成。在一个实施例中，形成电荷存储层133的材料选自掺杂多晶硅、纳米晶体导电材料和电荷俘获层，在纳米晶体导电材料中，导电材料如本领域公知地淀积或散布于绝缘材料内。在采用电荷俘获层的情况下，形成电荷俘获层的材料可以选自例如SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和这些材料的多层组合，并且形成至例如大约30-3000的厚度。在各种实施例中，阻挡绝缘体层135可以由选自包括SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和这些材料的多层组合的组的材料形成，并且形成至例如大约70-300的厚度。
参考图6，在阻挡绝缘体层135上形成导电层137至例如大约500-4000的厚度。所述导电层可以由例如选自多晶硅、包括金属硅化物的多晶硅、金属硅化物和金属氮化物的材料形成。
参考图7，采用公知的光刻和蚀刻工艺对导电层137、阻挡绝缘体层135、电荷存储层133和绝缘体层131图案化，以形成经图案化栅极叠层。第一图案化栅极叠层包括第一图案化导电层137A、第一图案化阻挡氧化物层135A、第一浮置栅极图案133A和第一隧道氧化物图案131A。第二图案化栅极叠层包括第二图案化导电层137B、第二图案化阻挡氧化物层135B、第二浮置栅极图案133B和第二隧道氧化物图案131B。第三图案化栅极叠层包括第三图案化导电层137C、第三图案化阻挡氧化物层135C、第三浮置栅极图案123和第三隧道氧化物图案121。第三图案化栅极叠层沿阵列行方向位于第一和第二图案化栅极叠层之间。
之后，采用第一、第二和第三图案化栅极叠层作为离子注入掩模执行离子注入，从而在第三图案化栅极叠层的两侧提供第一和第二浮动结区116A和116B，以及在第一和第二图案化栅极叠层的与第一和第二浮动结区116A和116B相对的一侧提供第一和第二漏极区114A和114B。
第一栅极叠层的第一图案化导电层137A提供了第一存储晶体管MT1的控制栅极。第一栅极叠层的第一浮置栅极图案133A提供了第一存储晶体管MT1的浮置栅极。第二栅极叠层的第二图案化导电层137B提供了第二存储晶体管MT2的控制栅极。第二栅极叠层的第二浮置栅极图案133B提供了第二存储晶体管MT2的浮置栅极。在本器件中，第三栅极叠层的第三图案化导电层137C不起作用，在图示的实施例中保留下来以简化器件的制造。可选地可以后面的制造过程中去除第三图案化导电层137C和下面的第三图案化阻挡氧化物层135C。第三浮置栅极图案123作为存储单元单位的选择晶体管ST的选择栅极。
参考图7中的剖面线B-B′，可以看出第三浮置栅极图案123或选择栅极沿列方向延伸，从而沿列方向连接相邻的选择晶体管ST，由此提供器件的选择线SL。类似地，位于选择栅极123之下的衬底100的区域沿列方向延伸，从而沿列方向连接相邻的选择晶体管ST，由此作为器件的公共源极线CSL。此外，第一图案化导电层137A沿列方向延伸，从而沿列方向连接相邻的第一存储晶体管MT1，由此操作为第一字线WL1，第二图案化导电层137B沿列方向延伸，从而沿列方向连接相邻的第二存储晶体管MT2，由此操作为第二字线WL2。
再次参考图2A和图2B，在所得结构上形成绝缘层140，并形成贯穿绝缘层140垂直延伸的通路开口。例如，采用例如钨填充所述通路开口，以提供层间导电通路144A、144B。在绝缘层140上设置位线BL，使之在存储单元阵列的共同行的存储单元单位MC的相邻第一和第二存储晶体管MT1和MT2之间沿行方向延伸。通过层间导电通路144A和144B将位线BL连接至存储单元单位MC的第一和第二漏极区114A和114B。
可以将上述非易失存储器件容易地应用于存储系统。例如，存储系统通常包括存储控制器，存储控制器被设置为连接至传输数据信号的数据总线。例如，连接至存储控制器的存储器件在同样耦接至数据总线的处理器的控制下存储并检索数据信号。处理器能够通过存储控制器控制数据信号到存储器件和从存储器件的传输，并还具有处理数据信号的处理能力。所述存储器件可以包括上述类型的非易失存储器件，以获得上面讨论的各种优点。可以将处理器、存储控制器和存储器件共同置于共同集成电路内，也可以在独立的集成电路上制造。
通过这种方式，提供了一种包括非易失存储器件的半导体装置及其制造方法以及一种存储系统。具体而言，上文公开了非易失存储器件及其制造方法的示范性实施例，在所述非易失存储器件中，存储单元单位内的两个存储晶体管共享共同选择晶体管。通过这种方式，可以认为非易失存储器件的存储单元包括1.5个晶体管，即两个存储晶体管之一(一个体管)和共享的公共选择晶体管(半个晶体管)。换言之，采用三个晶体管提供两个存储单元。这实现了存储单元单位集成度的提高，由此实现了整个非易失存储器件的集成度的提高。
尽管已经参考优选实施例对本发明进行了具体的图示和描述，但是本领域技术人员应当理解，在不背离权利要求界定的本发明的精神和范围的情况下，可以对其做出各种形式和细节上的变化。
尽管上文中给出了被认为是最佳方式和/或其他优选实施例的内容，但是应当理解，可以对其做出各种改变，可以以不同的形式和实施例实施本发明，并且其适用于很多应用，文中仅描述了其中的一些。权利要求意在包括字面描述的内容以及所有与之等价的内容，包括落在每一权利要求的范围内的所有修改和变化。
本申请要求于2006年4月10日提交的韩国专利申请No.10-2006-0032448的优先权，在此将其全文引入以供参考。
权利要求
1.一种非易失存储器件的存储单元，包括位于衬底上的选择晶体管的选择晶体管栅极，所述选择晶体管栅极包括栅极电介质图案；以及位于所述栅极电介质图案上的选择栅极；在所述衬底上位于所述选择晶体管相对两侧的第一和第二存储单元晶体管的第一和第二存储单元晶体管栅极，所述第一和第二存储单元晶体管栅极中的每个包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极；在所述衬底内分别位于所述选择晶体管栅极与所述第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管栅极的与所述第一和第二浮动结区相对的一侧的第一和第二漏极区。
2.根据权利要求1所述的存储单元，还包括位于所述衬底上、所述第一和第二存储单元晶体管栅极上和所述选择晶体管栅极上的绝缘层；穿过所述绝缘层延伸并且分别接触所述第一和第二漏极区的第一和第二接触；以及在所述绝缘层上耦接于所述第一和第二接触之间的位线。
3.根据权利要求1所述的存储单元，其中，所述选择晶体管栅极的所述选择栅极包括所述非易失存储器件的选择线。
4.根据权利要求1所述的存储单元，其中，位于所述选择晶体管栅极之下的所述衬底的区域包括所述选择晶体管的沟道区，并且所述沟道区耦接至所述非易失存储器件的公共源极线。
5.根据权利要求1所述的存储单元，其中，所述第一和第二存储单元晶体管的所述控制栅极包括所述非易失存储器件的第一和第二字线。
6.根据权利要求1所述的存储单元，其中，所述选择晶体管栅极的所述栅极电介质图案以及所述第一和第二存储单元晶体管的所述隧道绝缘图案由共同的、图案化的绝缘层形成。
7.根据权利要求6所述的存储单元，其中，所述绝缘层包括选自下述组的材料，所述组包括氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k电介质材料、及上述材料的组合。
8.根据权利要求1所述的存储单元，其中，所述选择晶体管的所述选择栅极以及所述第一和第二存储单元晶体管的所述电荷存储层图案由共同的、图案化的材料层形成。
9.根据权利要求8所述的存储单元，其中，所述材料层包括选自下述组的材料掺杂多晶硅、纳米晶体导体和电荷俘获层，其中所述电荷俘获层包括选自下述组的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其层组合。
10.根据权利要求1所述的存储单元，其中，所述第一和第二存储单元晶体管的所述阻挡绝缘层图案包括选自下述组的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其层组合。
11.根据权利要求1所述的存储单元，其中，所述第一和第二存储单元晶体管的所述控制栅极包括选自下述组的材料多晶硅、包括金属硅化物的多晶硅、金属硅化物、金属氮化物、及其组合。
12.一种非易失存储器件，包括在衬底上按行和列排列的存储单元阵列；每个均沿列方向延伸的多个选择晶体管，每一所述选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个所述存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择线，所述选择线沿列方向延伸；沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管，所述第一和第二存储单元晶体管的每个包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管的与所述第一和第二浮动结区相对的一侧的第一和第二漏极区；以及沿行方向延伸的多条位线，每条位线耦接至共同行的所述存储单元的所述第一和第二漏极区。
13.根据权利要求12所述的存储器件，还包括绝缘层，其位于所述衬底上、所述存储单元的所述第一和第二存储单元晶体管上以及所述多个选择晶体管上；以及多个第一和第二接触，其穿过所述绝缘层延伸，并分别接触所述存储单元的所述第一和第二漏极区，其中所述多条位线形成于所述绝缘层上。
14.根据权利要求12所述的存储器件，还包括位于所述衬底内的隔离区，其隔离相邻行的存储单元。
15.根据权利要求12所述的存储器件，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独编程向与所述第一和第二存储单元中有待编程的一个对应的所述第一和第二字线之一施加编程电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待写入的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
16.根据权利要求12所述的存储器件，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独擦除向与所述第一和第二存储单元中有待擦除的一个对应的所述第一和第二字线之一施加擦除电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待擦除的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
17.根据权利要求12所述的存储器件，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独读取向与所述第一和第二存储单元中有待读取的一个对应的所述第一和第二字线之一施加读取电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加闭锁电压；向与所述第一和第二存储单元中有待读取的一个的所述存储单元对应的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
18.根据权利要求17所述的存储器件，其中，所述闭锁电压包括零电压。
19.根据权利要求17所述的存储器件，其中，所述闭锁电压包括小于所述零电压的电压。
20.根据权利要求17所述的存储器件，其中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括约0.5伏。
21.一种非易失存储系统，包括存储控制器，其被设置为连接至在其上传输数据信号的数据总线；以及连接至所述存储控制器的存储器，其存储和检索所述数据信号，其中，所述存储器包括非易失存储器件，所述非易失存储器件包括在衬底上按行和列排列的存储单元阵列；沿列方向延伸的多个选择晶体管，每一所述选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择栅极线，所述选择栅极线沿列方向延伸；沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管栅极，每一所述第一和第二存储单元晶体管栅极包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管栅极的与所述第一和第二浮动结区相对的一侧的第一和第二漏极区；以及沿行方向延伸的多条位线，每条位线耦接至共同行的所述存储单元的所述第一和第二漏极区。
22.根据权利要求21所述的非易失存储系统，还包括耦接至所述数据总线的用于处理所述数据信号的处理器。
23.根据权利要求21所述的非易失存储系统，还包括绝缘层，其位于所述衬底上、所述存储单元的所述第一和第二存储单元晶体管栅极上以及所述多个选择晶体管上；以及多个第一和第二接触，其穿过所述绝缘层延伸，并分别接触所述存储单元的所述第一和第二漏极区，其中，所述多条位线形成于所述绝缘层上。
24.根据权利要求21所述的非易失存储系统，还包括位于所述衬底内的隔离区，其隔离相邻行的存储单元。
25.根据权利要求21所述的非易失存储系统，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独编程向与所述第一和第二存储单元中有待编程的一个对应的所述第一和第二字线之一施加编程电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待编程的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
26.根据权利要求21所述的非易失存储系统，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独擦除向与所述第一和第二存储单元中有待擦除的一个对应的所述第一和第二字线之一施加擦除电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待擦除的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
27.根据权利要求21所述的非易失存储系统，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独读取向与所述第一和第二存储单元中有待读取的一个对应的所述第一和第二字线之一施加读取电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加闭锁电压；向与所述第一和第二存储单元中有待读取的一个的所述存储单元对应的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
28.根据权利要求27所述的非易失存储系统，其中，所述闭锁电压包括零电压。
29.根据权利要求27所述的非易失存储系统，其中，所述闭锁电压包括小于所述零电压的电压。
30.根据权利要求27所述的非易失存储系统，其中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括约0.5伏。
31.一种形成非易失存储器件的存储单元的方法，包括在衬底上设置选择晶体管的选择晶体管栅极，所述选择晶体管栅极包括栅极电介质图案；以及位于所述栅极电介质图案上的选择栅极；在所述衬底上所述选择晶体管的相对两侧设置第一和第二存储单元晶体管的第一和第二存储单元晶体管栅极，所述第一和第二存储单元晶体管栅极中的每个包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极；分别在所述衬底内所述选择晶体管栅极与所述第一和第二存储单元晶体管栅极之间设置第一和第二浮动结区；以及在所述衬底内所述第一和第二存储单元晶体管栅极的分别与所述第一和第二浮动结区相对的一侧分别设置第一和第二漏极区。
32.根据权利要求31所述的方法，还包括在所述衬底上、所述第一和第二存储单元晶体管栅极上以及所述选择晶体管栅极上设置电介质层；设置穿过所述电介质层延伸并且分别接触所述第一和第二漏极区的第一和第二接触；以及在所述电介质层上设置耦接于所述第一和第二接触之间的位线。
33.根据权利要求31所述的方法，其中，所述选择晶体管栅极的所述选择栅极包括所述非易失存储器件的选择线。
34.根据权利要求31所述的方法，其中，所述衬底的位于所述选择晶体管栅极之下的区域包括所述选择晶体管的沟道区，并且所述沟道区耦接至所述非易失存储器件的公共线。
35.根据权利要求31所述的方法，其中，所述第一和第二存储单元晶体管栅极的所述控制栅极包括所述非易失存储器件的第一和第二字线。
36.根据权利要求31所述的方法，其中，所述选择晶体管栅极的所述栅极电介质图案以及所述第一和第二存储单元晶体管的所述隧道绝缘图案由共同的、图案化的绝缘层形成。
37.根据权利要求36所述的方法，其中，所述绝缘层包括选自下述组的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k电介质材料、和上述材料的组合。
38.根据权利要求31所述的方法，其中，所述选择晶体管的所述选择栅极以及所述第一和第二存储单元晶体管的所述电荷存储层图案由共同的、图案化的材料层形成。
39.根据权利要求38所述的方法，其中，所述材料层包括选自下述组的材料掺杂多晶硅、纳米晶体导电材料和电荷俘获层，其中，所述电荷俘获层包括选自下述组的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其层组合。
40.根据权利要求31所述的方法，其中，所述第一和第二存储单元晶体管的所述阻挡绝缘层图案包括选自下述组的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其层组合。
41.根据权利要求31所述的方法，其中，所述第一和第二存储单元晶体管的所述控制栅极包括选自下述组的材料多晶硅、包括金属硅化物的多晶硅、金属硅化物、金属氮化物和上述材料的组合。
42.一种形成非易失存储器件的方法，包括在衬底上按行和列排布存储单元阵列；设置每者沿列方向延伸的多个选择晶体管，每一选择晶体管包括位于所述衬底内的公共源极线，所述公共源极线沿所述列方向跨越多个存储单元行延伸；位于所述公共源极线上的栅极电介质线图案；以及位于所述栅极电介质线图案上的选择线，所述选择线沿列方向延伸；设置沿所述列方向延伸的多条第一和第二字线；每对所述第一和第二字线位于所述选择晶体管中的相应的一个的相对两侧并与之隔开；其中每一存储单元包括在所述衬底上位于所述选择晶体管之一的相对两侧的第一和第二存储单元晶体管，每一所述第一和第二存储单元晶体管包括隧道绝缘层图案；位于所述隧道绝缘层图案上的电荷存储层图案；位于所述电荷存储层图案上的阻挡绝缘层图案；以及位于所述阻挡绝缘层图案上的控制栅极，所述第一存储单元晶体管的所述控制栅极耦接至所述第一字线，所述第二存储单元晶体管的所述控制栅极耦接至所述第二字线；在所述衬底内分别位于所述选择晶体管与所述第一和第二存储单元晶体管之间的第一和第二浮动结区；以及在所述衬底内分别位于所述第一和第二存储单元晶体管的与所述第一和第二浮动结区相对的一侧的第一和第二漏极区；以及设置沿行方向延伸的多条位线，每条位线耦接至共同行的所述存储单元的所述第一和第二漏极区。
43.根据权利要求42所述的方法，还包括在所述衬底上、所述存储单元的所述第一和第二存储单元晶体管上以及所述多个选择晶体管上设置绝缘层；以及设置多个第一和第二接触，其穿过所述绝缘层延伸并分别接触所述存储单元的所述第一和第二漏极区，其中所述多条位线形成于所述绝缘层上。
44.根据权利要求42所述的方法，还包括在所述衬底内设置隔离区，其隔离相邻行的存储单元。
45.根据权利要求42所述的方法，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独编程向与所述第一和第二存储单元中有待编程的一个对应的所述第一和第二字线之一施加编程电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待编程的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加地电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
46.根据权利要求42所述的方法，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独擦除向与所述第一和第二存储单元中有待擦除的一个对应的所述第一和第二字线之一施加擦除电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加零电压；向与所述第一和第二存储单元中有待擦除的一个的所述存储单元对应的所述选择晶体管的所述选择线施加零电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加浮置电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
47.根据权利要求42所述的方法，其中，通过下述操作对所述存储单元的所述第一和第二存储单元晶体管单独读取向与所述第一和第二存储单元中有待读取的一个对应的所述第一和第二字线之一施加读取电压；向与所述第一和第二存储单元中的另一个对应的所述第一和第二字线中的另一个施加闭锁电压；向与所述第一和第二存储单元中有待读取的一个的所述存储单元对应的所述选择晶体管的所述选择线施加所述读取电压或大于所述读取电压的电压；向所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条施加小于所述读取电压的电压；向所述公共源极线施加地电压；以及向所述衬底施加地电压。
48.根据权利要求47所述的方法，其中，所述闭锁电压包括零电压。
49.根据权利要求47所述的方法，其中，所述闭锁电压包括小于所述零电压的电压。
50.根据权利要求47所述的方法，其中，施加至所述多条位线中耦接至所述第一和第二存储单元的所述漏极区的一条上的小于所述读取电压的电压包括约0.5伏。
全文摘要
本发明提供一种非易失存储器件的存储单元，包括位于衬底上的选择晶体管的选择晶体管栅极，选择晶体管栅极包括栅极电介质图案；以及位于栅极电介质图案上的选择栅极；在衬底上位于选择晶体管的相对侧的第一和第二存储单元晶体管的第一和第二存储单元晶体管栅极，每个存储单元晶体管栅极包括隧道绝缘层图案；位于隧道绝缘层图案上的电荷存储层图案；位于电荷存储层图案上的阻挡绝缘层图案；以及位于阻挡绝缘层图案上的控制栅极；在衬底内分别位于选择晶体管栅极与第一和第二存储单元晶体管栅极之间的第一和第二浮动结区；以及在衬底内分别位于第一和第二存储单元晶体管栅极的与第一和第二浮动结区分别相对的一侧的第一和第二漏极区。
文档编号H01L23/522GK101055876SQ20071009602
公开日2007年10月17日 申请日期2007年4月10日 优先权日2006年4月10日
发明者朴成哲 申请人:三星电子株式会社