专利名称：静电放电保护装置及其制造方法
技术领域：
本发明涉及一种静电放电保护装置，特别是涉及一种静电放电保护装置 及其制造方法。
背景技术：
电子组件(例如集成电路)于实际环境中往往会遭受静电放电(electrostatic discharge, ESD)的冲击。最常见的作法是在核心电路(Core Circuit)与焊垫(PAD)间，设计一静电放电防护装置，以保护其内部电路。依静电放电产生的电压程度不同，静电放电大致上可分为人体放电模式 (Human-Body Model,讓)、机械放电模式(Machine Model, MM)以及充电组 件模式(Charge-Device Model, C画)等。静电放电的电压比正常状况下所提 供的系统电压大出许多。当静电放电发生时，此静电放电电流很可能会将电 子组件烧毁。因此必须针对电子组件安排若干静电放电防护措施，以期有效 隔离静电放电电流而避免组件损毁。静电放电防护装置的测试有几种模式， 分别为PD、 PS、 ND、以及NS模式。PD模式为于焊垫输入正脉冲，而使系统 电压轨线VDD接地。ND模式为于焊垫输入负脉冲，而^:系统电压轨线VDD 接地。PS模式为于焊垫输入正脉沖，而使接地电压轨线VSS接地。NS模式 为于焊垫输入负脉沖，而使接地电压轨线VSS接地。图1示出了美国专利公告第6， 459， 127号专利的静电放电防护装置的布 局剖面图。请参照图1，高压工艺的N型金属氧化物半导体(n-channel metal-oxide-semiconductor, NMOS)晶体管Tl与T2藉由其寄生硅控整流器 (silicon-controlled rectifier, SCR)来防护静电放电。此丽0S晶体管 Tl与T2以及其寄生SCR被设计成完全对称的配置方式，以使流经寄生SCR 的电流能够达到完全均匀。虽然此已知技术足以防护人体放电模式的高电压 电平，但是却只能防护PS以及NS模式的静电放电事件。亦即，此已知技术 无法防护PD以及ND模式的静电放电事件。对于PD模式以及ND模式的静电放电，此已知技术是先将静电放电电流/电压从焊垫IIO经由寄生SCR组件导引至集成电路中的接地电压轨线VSS, 然后再经由集成电路中耦接于系统电压轨线VDD与接地电压轨线VSS之间的 另一个静电放电防护装置(未示出)将静电放电电流/电压从接地电压轨线 VSS导引至系统电压轨线VDD。最后，此静电放电电流/电压经由系统电压轨 线VDD而从电源接脚被引出集成电路外。由于不是直接将静电放电电流/电 压从焊垫110导引至系统电压轨线VDD,导致前述静电放电电流/电压的导引 路径具有较大的寄生电阻与寄生电容，使得此静电放电电流/电压仍然会损 毁欲保护的核心电路。发明内容本发明提供一种静电放电保护装置，以防护PD模式以及ND模式的静电 放电。本发明提供一种静电放电保护装置的制造方法，以制造高压静电放电保 护装置。为解决上述问题，本发明提出一种静电放电保护装置，其包括衬底、N 型阱、P型掺杂区、第一与第二N+型掺杂区、第一与第二P+型掺杂区、栅极、 第一与第二电极。N型阱配置于衬底中。P型掺杂区配置于N型阱中。第一 N+型掺杂区与第一 P+型掺杂区均配置于P型掺杂区中。第二 N+型掺杂区与 第二P+型掺杂区均配置于N型阱中以及P型掺杂区外，且与P型掺杂区不相 接触。栅极配置于N型阱上以及于第二P+型掺杂区与P型掺杂区之间。第一 电极电连接第一 N+型掺杂区与第一 P+型掺杂区。第二电极电连接第二 N+型 掺杂区、第二P+型掺杂区与栅极。本发明还提出一种静电放电保护装置，包括N型衬底、P型掺杂区、第 一与第二N+型掺杂区、第一与第二P+型掺杂区、栅极、第一与第二电极。P 型掺杂区配置于N型衬底中。第一N+型掺杂区与第一 P+型掺杂区均配置于P 型掺杂区中。第二N+型掺杂区与第二P+型掺杂区均配置于N型衬底中以及P 型掺杂区外，且与P型摻杂区不相接触。栅极配置于N型衬底上以及于第二 P+型掺杂区与P型掺杂区之间。第 一 电极经由第 一 电性导体连接第一 N+型掺 杂区与第一P+型掺杂区。第二电极经由第二电性导体连接第二N+型掺杂区、 第二P+型掺杂区与栅极。本发明提出一种静电放电保护装置的制造方法，包括提供一衬底；于衬底中形成N型阱；于N型阱中形成P型掺杂区；于P型掺杂区中形成第一 N+ 型掺杂区与第一 P+型掺杂区；于N型阱中以及P型掺杂区外形成第二 N+型 掺杂区与第二P+型掺杂区，而与P型掺杂区不相接触；于N型阱上以及于第 二P+型摻杂区与P型掺杂区之间形成一栅极；形成第一电极与第二电极。其 中，第一电极经由第一电性导体连接第一 N+型掺杂区与第一 P+型掺杂区； 而第二电极经由第二电性导体连接第二 N+型掺杂区、第二 P+型掺杂区与栅 极。本发明提供具有内嵌高压P型SCR( embedded high-voltage p-type SCR， EHVPSCR)结构的静电放电保护装置，因此可以直接将静电放电电流/电压从 焊垫导引至系统电压轨线VDD。为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并 结合附图详细说明如下。
图1示出了美国专利公告第6,459， 127号专利的静电放电防护装置的布 局剖面图。图2是依照本发明实施例说明一种静电放电保护装置的布局剖面图。图3是依照本发明说明图2静电放电保护装置的应用范例。图4为依据本发明说明图2静电放电保护装置的另一种应用范例。图5为依据本发明说明图2静电放电保护装置的又一种应用范例。图6是依照本发明说明静电放电保护装置的另一实施范例的布局剖面图。附图符号说明 110、 270:焊垫200、 320、 600:静电放电保护装置201、 601:高压PMOS晶体管 210: P型衬底220: N型阱221、 231、 251、 621、 631、 651: N+型掺杂区222、232、 622、 632: P+型掺杂区230、630: P型渐进区240、640:栅极250、650: N型场区261、262、 661、 662:场氧化层271、272、 671、 672:电极310:核心电^各330、RESD:电阻420、520、 530:静电放电检测电路610:N型衬底电容Q叩n、 Qp叩内嵌晶体管、R^化、RN:内电阻Tl、T2:應OS晶体管濯、VSS:电压轨线具体实施方式
图2是依照本发明实施例说明一种静电放电保护装置的布局剖面图。图 3是依照本发明说明图2静电放电保护装置200的应用范例。请同时参照图 2与图3，静电放电保护装置200包含高压P型金属氧化物半导体(p-channel metal-oxide-semiconductor, P歸S)晶体管201。此高压PMOS晶体管201 配置在N型阱(例如高压N型阱220 )中，而高压N型阱220则形成于P型 村底210内。在高压N型阱220中形成P型掺杂区做为高压PMOS晶体管201 的汲极。前述P型掺杂区譬如以P型渐进区(P-Grade) 230实施的。第一 N+型掺杂区231与第一P+型掺杂区232配置在P型渐进区230。于本实施例 中，第一P+型掺杂区232与第一N+型掺杂区231 二者可以相邻接。第一电极271经由第一电性导体(例如金属导体)连接至第一 N+型掺杂 区231与第一P+型掺杂区232。于本实施例中，此第一电极271电连接至焊 垫(pad) 270。于集成电路中，核心电路310可以经由电阻330与焊垫270 对外部输入/输出数据。第二N+型掺杂区221配置于高压N型阱220中以及P型渐进区230夕卜， 而第二 P+型掺杂区222配置于高压N型阱220中以及第二 N+型掺杂区221 与P型渐进区230之间。其中，掺杂区221、 222与P型渐进区230不相接 触。其中，第二 P+型掺杂区222与第二 N+型掺杂区221 二者可以相邻接。 第二P+型掺杂区222做为高压PMOS晶体管201的源极。第二电极272经由 第二电性导体(例如金属导体)连接第二 N+型掺杂区221与第二 P+型掺杂 区222。于本实施例中，此第二电极272电连接至系统电压轨线VDD。高压PMOS晶体管201的栅极240配置于高压N型阱220上方。在此以 栅氧化层隔离栅极240与高压N型阱220。栅极240配置于第二 P+型掺杂区 222与P型渐进区230之间。于本实施例中，第二电极272经由电性导体连 接栅极240。于集成电路中，核心电路310可以经由系统电压轨线VDD与接 地电压轨线VSS获得外部所提供的操作电源。于本实施例中，更于高压N型阱220中形成N型场区(N-Field) 250。 第三N+型掺杂区251配置于N型场区250中。此第三N+型掺杂区251与N 型场区250做为高压PMOS晶体管201的基体(bulk)电极。高压PMOS晶体 管201的基体电极亦经由电性导体连接至系统电压轨线VDD。场氧化层262 配置于高压N型阱220中，以及配置于第二 N+型摻杂区"1与第三N+型掺 杂区251之间。由第二P+型掺杂区222、高压N型阱220与P型渐进区230构成一个内 嵌晶体管Qp叩，而高压N型阱220、 P型渐进区230与第一N+型掺杂区231 则构成另一个内嵌晶体管Q叩n。此内嵌晶体管Qp叩与Qnpn组成一个SCR 结构，亦即第二P+型掺杂区222、高压N型阱220、 P型渐进区230与第一 N+型掺杂区231形成一个SCR路径。此SCR结构的阳极栅极通过第二N+型掺 杂区221与高压N型阱220的内电阻IV^连接至系统电压轨线VDD,而SCR 结构的阴极栅极则通过P型渐进区2 30与第一 P+型掺杂区2 32的内电阻RCrafc 连接至焊垫270。若系统电压轨线VDD接地且焊垫270发生静电放电的正脉冲，此静电放 电电流将会经过第一P+型掺杂区232、 P型渐进区230、高压N型阱220、第 二N+型掺杂区221而到达系统电压轨线VDD。因此，使得静电放电电流从焊 垫270经过此静电放电保护装置200的寄生二极管与系统电压轨线VDD而被导引至集成电路外部。所以静电放电保护装置200可以防止PD模式的静电 放电电流/电压毁损核心电路310。若系统电压轨线VDD接地且焊垫270发生静电放电的负脉冲，此静电放 电电压将会耦合至内嵌SCR结构的阳极栅极。藉由内电阻Rn,u使得内嵌SCR 结构的阳极栅极电压远小于内嵌SCR结构的阳极电压(即系统电压轨线VDD 电压)。因此，内嵌SCR结构便被触发，使得静电放电电流从系统电压轨线 VDD经过此SCR路径与焊垫270而被导引至集成电路外部。所以静电放电保 护装置200可以防止ND模式的静电放电电流/电压毁损核心电路310。本领域的技术人员可以在焊垫270与接地电压轨线VSS之间配置另 一个 静电放电保护装置320。此静电放电保护装置32Q可以任何手段实施，例如 以图1所示的装置实施静电放电保护装置320。若电压轨线VSS接地且焊垫 270发生静电放电的正脉冲，此静电放电电压将会触发静电放电保护装置 320,使得静电放电电流从焊垫270经过静电放电保护装置320与电压轨线 VSS而被导引至集成电路外部。若电压轨线VSS接地且焊垫270发生静电放 电的负脉冲，此静电放电电压将会触发静电放电保护装置320,使得静电放 电电流从电压轨线VSS经过静电放电保护装置320与焊垫270而被导引至集 成电路外部。在正常操作状态，为了避免误触发静电放电保护装置200，因此需要适 当地调高静电放电保护装置200的触发电平。本实施例中更于高压N型阱220 中以与栅极240与第一 P+型掺杂区232之间配置场氧化层261。藉由决定场 氧化层261的宽度与深度，而对应地调整静电放电保护装置200的触发电平。上述静电放电保护装置200可以参照下述制造方法实施。首先提供一衬 底210，此衬底210例如是P型掺杂的衬底。然后在衬底210中形成高压N 型阱220。接下来在高压N型阱220中形成P型掺杂区(本实施例中为P型 渐进区230 ),以及形成N型场区250。于高压N型阱220上侧形成N+型掺杂区221、 231以及251,然后于高 压N型阱220上侧另形成P+型摻杂区222以及232。其中，N+型掺杂区221 与P+型掺杂区222是配置于P型渐进区230与N型场区250的外，N+型掺杂 区231与P+型掺杂区232是配置于P型渐进区230之内，而N+型掺杂区251 则是配置于N型场区250之内。于本实施例中，N+型掺杂区221与P+型掺杂区222 二者相邻接，但二者与P型渐进区230/ N型场区250不相接触。另 外，N+型掺杂区231与P+型掺杂区232 二者相邻接。于高压N型阱220中形成场氧化层261以及262,其中场氧化层261是 配置在栅极240与P+型掺杂区232之间，而场氧化层262是配置在N+型掺 杂区221与N+型掺杂区251之间。然后于高压N型阱220上方以及于P+型 掺杂区222与P型渐进区230之间形成栅极240，其中栅极240与高压N型 阱220之间以栅氧化层相隔离。接下来于衬底210上方形成电极271以及272。电极271经由电性导体 连接N+型掺杂区231与P+型掺杂区232。电极272经由电性导体连接N+型 掺杂区221、 P+型掺杂区222、栅极240以及N+型掺杂区251。于本实施例 中，电极271电连接至焊垫270,而电极272电连接至系统电压轨线VDD。上述实施例是以图3说明静电放电保护装置200的其中一个实施例。本 领域的技术人员可依其需求，而将图2的静电放电保护装置200应用于其它 电路中。例如，可以将静电放电保护装置200耦接于电压轨线VDD与VSS之 间。图4即为依据本发明说明图2静电放电保护装置200的另一种应用范例。请参照图4，为求附图简明，在此仅以方块PSCR表示静电放电保护装置 200的内嵌SCR结构。于本实施例中以多个静电放电保护装置200串接于电 压轨线VDD与VSS之间，设计者可以依据需求而决定静电放电保护装置200 的串接个数。因此，当静电放电事件发生在电压轨线VDD(或是电压轨线VSS )， 静电放电保护装置200的内嵌SCR结构便会被触发而实时将静电放电电流导 引至电压轨线VSS (或是电压轨线VDD)。值得注意的是，本实施例的静电放电保护装置200与图2的静电放电保 护装置200有些许不同，其不同之处在于本实施例将静电放电保护装置200 的栅极24 0耦接至静电放电检测电路42 0 ，而不与电压轨线VDD相连接。在 此是以电阻R咖与电容C咖相串联而构成静电放电检测电路420。本领域的技 术人员可依其需求，而以其它手段实现静电放电检测电路420。静电放电检 测电路420串接于电压轨线VDD与VSS之间，以便检测电压轨线VDD与VSS 有无发生静电放电事件。在正常操作下，由于电容C咖完成充电而使得各静电放电保护装置200 的栅极240保持在高电压电平(近似于电压轨线VDD的电压电平)。因此， 各静电放电保护装置200保持截止状态。当静电放电事件发生在电压轨线VDD (或是电压轨线VSS)，静电放电检测电路420会输出低电压电平(介于 电压轨线VDD与VSS电压电平之间)给各静电放电保护装置200的栅极240。 因此，静电放电保护装置200的PMOS晶体管便会被开启(turn on)而实时 将静电放电电流导引至电压轨线VSS (或是电压轨线VDD)。图5为依据本发明说明图2静电放电保护装置200的又一种应用范例。 为求附图简明，在此仅以方块PSCR表示静电放电保护装置200的内嵌SCR 结构。图5与图3相似，故不再赘述其相同部分。值得注意的是，本实施例 的静电放电保护装置200与图2的静电放电保护装置200有些许不同，其不 同之处在于本实施例将静电放电保护装置200的栅极240耦接至静电放电检 测电路520，而不与电压轨线VDD相连接。本领域的技术人员可依其需求， 而以任何手段实现静电放电检测电路520。请参照图5，静电放电检测电路 520串接于电压轨线VDD与焊垫270之间，以便检测电压轨线VDD与焊垫270 有无发生静电放电事件。静电放电检测电路530串接于焊垫270与电压轨线 VSS之间，以便检测焊垫270与电压轨线VSS有无发生静电放电事件。在正常操作下，静电放电检测电路520输出高电压电平(近似于电压轨 线VDD的电压电平)给静电放电保护装置200的栅极240，而静电放电检测 电路530会输出低电压电平(近似于电压轨线VSS的电压电平)给静电放电 保护装置320的栅极。因此，静电放电保护装置200与320保持截止状态。当发生静电放电事件时，若系统电压轨线VDD接地且焊垫2 0发生静电 放电脉冲，静电放电检测电路520会输出低电压电平(介于焊垫270与电压 轨线VDD电压电平之间)给静电放电保护装置200的栅极240。因此，静电 放电保护装置200的PMOS晶体管便会被开启(turn on)，而实时地将静电 放电电流从焊垫270导引至电压轨线VDD，或是将静电放电电流从电压轨线 VDD导引至焊垫270。若系统电压轨线VSS接地且焊垫270发生静电》文电脉冲，静电放电检测 电路530会输出高电压电平(介于焊垫270与电压轨线VSS电压电平之间) 给静电放电保护装置320的栅极。因此，静电放电保护装置320的NMOS晶 体管便会被开启(turn on),而实时地将静电放电电流从焊垫270导引至 电压轨线VSS，或是将静电放电电流从电压轨线VSS导引至焊垫270。以下将依照本发明另举一实施例。图6是依照本发明说明一种静电放电 保护装置的另一实施范例的布局剖面图。请参照图6,静电放电保护装置600包含高压PMOS晶体管601。此高压PMOS晶体管601配置在N型衬底610中。 在N型衬底610中形成P型掺杂区做为高压PMOS晶体管601的汲极。前述P 型掺杂区譬如以P型渐进区630实施。第一 N+型掺杂区631与第一 P+型掺 杂区632配置在P型渐进区630。于本实施例中，第一P+型掺杂区632与第 一N+型掺杂区631 二者可以相邻接。第一电极671经由电性导体(例如金属 导体)连接至第一N+型掺杂区631与第一P+型掺杂区632。此第一电极671 可以电连接至焊垫270。第二N+型掺杂区621配置于N型衬底610中以及P型渐进区630夕卜，而 第二 P+型掺杂区622配置于N型衬底610中以及第二 N+型掺杂区621与P 型渐进区630之间。其中，掺杂区621、 622与P型渐进区630不相接触， 而型掺杂区622与621 二者可以相邻接。第二P+型掺杂区622做为高压PM0S 晶体管601的源极。第二电极672经由电性导体(例如金属导体)连接第二 N+型掺杂区621与第二P+型掺杂区622。于本实施例中，此第二电极672电 连接至系统电压轨线VDD。高压PMOS晶体管601的栅极640配置于N型衬底610上方。在此以栅 氧化层隔离栅极640与N型衬底610。栅极640配置于第二P+型掺杂区622 与P型渐进区630之间。于本实施例中，第二电极672经由电性导体连接栅 极640。于本实施例中，更于N型衬底610中形成N型场区(N-Field) 650。第 三N+型^^参杂区651配置于N型场区650中。此第三N+型"t参杂区651与N型 场区650做为高压PMOS晶体管601的基体电极。高压PMOS晶体管601的基 体电极亦经由电性导体连接至系统电压轨线VDD。于N型衬底610中，以及 于第二N+型掺杂区621与第三N+型掺杂区651之间配置场氧化层662。由第二P+型掺杂区622、 N型衬底610与P型渐进区630构成一个内嵌 晶体管Qpnp，而N型衬底610、 P型渐进区630与第一N+型掺杂区631则构 成另一个内嵌晶体管Q叩n。此内嵌晶体管Qp叩与Q叩n组成一个内嵌SCR 结构，亦即第二 P+型掺杂区622、 N型衬底610、 P型渐进区630与第一忖+ 型掺杂区631形成一个SCR路径。此内嵌SCR结构的阳极栅极通过第二 N+ 型掺杂区621与N型衬底610的内电阻IU连接至系统电压轨线VDD,而内嵌 SCR结构的阴极栅极则通过P型渐进区630与第一P+型掺杂区632的内电阻 Rc^连接至焊垫270。若系统电压轨线VDD接地且焊垫270发生静电放电的正脉冲，此静电放 电电流将会经过第一P+型掺杂区632、 P型渐进区630、 N型衬底610、第二 N+型掺杂区621而到达系统电压轨线VDD。因此，使得静电放电电流从焊垫 270经过此静电放电保护装置600的寄生二极管与系统电压轨线VDD而被导 引至集成电路外部。若系统电压轨线VDD接地且焊垫27 0发生静电放电的负 脉沖，此静电放电电压将会耦合至内嵌SCR结构的阳极栅极。藉由内电阻RN 使得内嵌SCR结构的阳极栅极电压远小于内嵌SCR结构的阳极电压(即系统 电压轨线VDD电压)。因此，内嵌SCR结构便被触发，使得静电放电电流从 系统电压轨线VDD经过此SCR路径与焊垫270而被导引至集成电路外部。在正常操作状态，为了避免误触发静电放电保护装置600,因此需要适 当地调高静电放电保护装置600的触发电平。本实施例中还于N型衬底610 中以与栅极640与第一 P+型掺杂区632之间配置场氧化层661。藉由决定场 氧化层661的宽度与深度，而对应地调整静电放电保护装置600的触发电平。综上所述，上述诸实施例提供具有内嵌高压P型SCR (embedded high-voltage p-type SCR， EHVPSCR )结构的静电放电保护装置，因此可以 直接将静电放电电流/电压从焊垫导引至系统电压轨线VDD。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领 域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润 饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1. 一种静电放电保护装置，包括一衬底；一N型阱，配置于该衬底中；一P型掺杂区，配置于该N型阱中；一第一N+型掺杂区，配置于该P型掺杂区中；一第一P+型掺杂区，配置于该P型掺杂区中；一第二P+型掺杂区，配置于该N型阱中以及该P型掺杂区外，其中该第二P+型掺杂区与该P型掺杂区不相接触；一栅极，其配置于该N型阱上以及于该第二P+型掺杂区与该P型掺杂区之间；一第一电极，其经由一第一电性导体连接该第一N+型掺杂区与该第一P+型掺杂区；以及一第二电极，其经由一第二电性导体连接该第二P+型掺杂区与该栅极。
2. 如权利要求1所述的静电放电保护装置，其中该P型一参杂区为P型渐 进区。
3. 如权利要求1所述的静电放电保护装置，还包括一第一场氧化层，其 配置于该N型阱中以及该栅极与该第一 P+型掺杂区之间。
4. 如权利要求1所述的静电放电保护装置，还包括 一第二N+型掺杂区，配置于该N型阱中以及该P型掺杂区外，其中该第二N+型掺杂区与该P型掺杂区不相接触。
5. 如权利要求4所述的该静电放电保护装置，其中该第二 P+型掺杂区与 该第二 N+型掺杂区二者相邻接。
6. 如权利要求1所述的静电放电保护装置，还包括 一N型场区，配置于该N型阱中；以及一第三N+型掺杂区，配置于该N型场区中，其中该第二电极经由该第二 电性导体连接该第三N+型掺杂区。
7. 如权利要求6所述的静电放电保护装置，还包括一第二场氧化层，其 配置于该N型阱中以及该第二 P+型掺杂区与该第三N+型掺杂区之间。
8. 如权利要求1所述的静电放电保护装置，其中该第一电极电连接至一 焊垫。
9. 如权利要求1所述的静电放电保护装置，其中该第二电极电连接至一系统电压轨线。
10. 如权利要求1所述的该静电放电保护装置，其中该第一电性导体与 该第二电性导体为金属。
11. 如权利要求1所述的该静电放电保护装置，其中该第一 P+型掺杂区 与该第一 N+型掺杂区二者相邻接。
12. —种静电放电保护装置，包括 一N型衬底；一P型"t参杂区，配置于该N型衬底中； 一第一N+型掺杂区，配置于该P型掺杂区中； 一第一P+型掺杂区，配置于该P型掺杂区中；一第二P+型掺杂区，配置于该N型衬底中以及该P型掺杂区外，其中该 第二 P+型掺杂区与该P型掺杂区不相接触；一栅极，其配置于该N型衬底上以及于该第二 P+型摻杂区与该P型掺杂 区之间；一第一电极，其经由一第一电性导体连接该第一 N+型掺杂区与该第一 P+型掺杂区；以及一第二电极，其经由一第二电性导体连接该第二P+型掺杂区与该栅极。
13. 如权利要求12所述的静电放电保护装置，其中该P型掺杂区为P型渐进区。
14. 如权利要求12所述的静电放电保护装置，还包括一第一场氧化层， 其配置于该N型衬底中以及该栅极与该第一 P+型掺杂区之间。
15. 如权利要求12所述的静电放电保护装置，还包括 一第二N+型掺杂区，配置于该N型衬底中以及该P型掺杂区外，其中该第二N+型掺杂区与该P型掺杂区不相接触。
16. 如权利要求15所述的该静电放电保护装置，其中该第二 P+型掺杂区 与该第二N+型掺杂区二者相邻接。
17. 如权利要求12所述的静电放电保护装置，还包括 一N型场区，配置于该N型衬底中；以及一第三N+型掺杂区，配置于该N型场区中，其中该第二电极经由该第二 电性导体连接该第三N+型掺杂区。
18. 如权利要求17所述的静电放电保护装置，还包括一第二场氧化层， 其配置于该N型衬底中以及该第二 P+型掺杂区与该第三N+型掺杂区之间。
19. 如权利要求12所述的静电放电保护装置，其中该第一电极电连接至 一焊垫。
20. 如权利要求12所述的静电放电保护装置，其中该第二电极电连接至 一系统电压轨线。
21. 如权利要求12所述的该静电放电保护装置，其中该第一电性导体与 该第二电性导体为金属。
22. 如权利要求12所述的该静电放电保护装置，其中该第一 P+型摻杂区 与该第一 N+型掺杂区二者相邻接。
23. —种静电放电保护装置的制造方法，包括 提供一衬底；于该村底中形成一N型阱；于该N型阱中形成一 P型掺杂区；于该P型掺杂区中形成一第一 N+型掺杂区；于该P型掺杂区中形成一第一 P+型掺杂区；于该N型阱中以及该P型掺杂区外形成一第二 P+型掺杂区，其中该第二 P+型掺杂区与该P型掺杂区不相接触；于该N型阱上以及于该第二 P+型掺杂区与该P型掺杂区之间形成一栅极；形成一第一电极，其中该第一电极经由一第一电性导体连接该第一 N+ 型掺杂区与该第一P+型掺杂区；以及形成一第二电极，其中该第二电极经由一第二电性导体连接该第二 P+ 型掺杂区与该栅极。
24. 如权利要求23所述静电放电保护装置的制造方法，其中该P型掺杂 区为P型渐进区。
25. 如权利要求23所述静电放电保护装置的制造方法，还包括于该N型阱中以及该栅极与该第一 P+型^^杂区之间形成一第一场氧化层。
26. 如权利要求23所述静电放电保护装置的制造方法，还包括于该N型阱中以及该P型掺杂区外形成一第二N+型掺杂区，其中该第二 N+型掺杂区与该P型掺杂区不相接触。
27. 如权利要求26所述该静电放电保护装置的制造方法，其中该第二 P+ 型掺杂区与该第二N+型掺杂区二者相邻接。
28. 如权利要求23所述静电放电保护装置的制造方法，还包括 于该N型阱中形成一N型场区；以及于该N型场区中形成一第三N+型掺杂区，其中该第二电极经由该第二电 性导体连接该第三N+型掺杂区。
29. 如权利要求28所述静电放电保护装置的制造方法，还包括于该N型阱中以及该第二 P+型掺杂区与该第三N+型掺杂区之间形成一 第二场氧化层。
30. 如权利要求23所述静电放电保护装置的制造方法，其中该第一电极 电连接至一焊垫。
31. 如权利要求23所述静电放电保护装置的制造方法，其中该第二电极 电连接至一 系统电压轨线。
32. 如权利要求23所述该静电放电保护装置的制造方法，其中该第一电 性导体与该第二电性导体为金属。
33. 如权利要求23所述该静电放电保护装置的制造方法，其中该第一？+ 型掺杂区与该第一N+型掺杂区二者相邻接。
全文摘要
一种静电放电保护装置及其制造方法。此静电放电保护装置包括衬底、N型阱、P型掺杂区、第一与第二N+型掺杂区、第一与第二P+型掺杂区、栅极、第一与第二电极。N型阱配置于衬底中。P型掺杂区配置于N型阱中。第一N+型掺杂区与第一P+型掺杂区均配置于P型掺杂区中。第二N+型掺杂区与第二P+型掺杂区均配置于N型阱中以及P型掺杂区外，且与P型掺杂区不相接触。栅极配置于N型阱上以及于第二P+型掺杂区与P型掺杂区之间。第一电极电连接第一N+型掺杂区与第一P+型掺杂区。第二电极电连接第二N+型掺杂区、第二P+型掺杂区与栅极。
文档编号H01L21/82GK101271891SQ20071009183
公开日2008年9月24日 申请日期2007年3月23日 优先权日2007年3月23日
发明者唐天浩, 张玮仁, 柯明道, 赖泰翔 申请人:联华电子股份有限公司