专利名称：具天线导体的集成电路装置及其制造方法
技术领域：
本发明是关于一种集成电路装置及其制造方法，尤其关于具天线导体的 集成电路装置。
背景技术：
图1A显示公知具天线导体的电子装置10，其包含电路板11、天线导体 12及IC芯片13;天线导体12及IC芯片13是直接设置在电路板11上，并 藉由焊线14相互连结。图1B显示另一种与图1A相似的公知电子装置10，， 其天线导体12也是直接设置在电路板11上，而IC芯片15则是利用凸块16 以倒装芯片方式与天线导体12连结。上述IC芯片13及15通常是已完成封 装的芯片。换言之，公知的天线导体12是先设置在电路板11上，当IC芯 片13或15进行表面粘装(Surface Mounting)时才一颗一颗地与天线导体连 结。上述的技术缺点在于，将天线导体12设置在电路板11上会占据较大空 间而阻碍电子产品整体体积的缩小。而且IC芯片13及15需一颗一颗地与 天线导体12连结，这也会使后段组装的复杂度增加。继上述电子装置IO与IO，，为了更节省空间，又发展出另一种如图2所 示的电子装置20。电子装置20是以半导体薄膜工艺直接将天线导体22制作 在IC芯片23表面上并以传统的半导体工艺进行封装，须耗费相当高的成本。 况且，相对电路板11, IC芯片的表面积很小，所以其表面上所形成的天线 也只能作短距离传输。图2所示的电子装置20如果还要外加天线以求更远 的传输距离， 一般的作法会回到如图1A及图1B的传统方式，将此外加天 线先设置在电路板11上，然后又必须再将封装好的IC芯片23 —颗一颗地 与此外加天线连结，所以之前所述的缺点又会再度产生。因此，需要一种新颖的作法与结构来改善公知技术所产生的问题。发明内容本发明是提供一种晶片级封装具天线导体集成电路装置的方法。所谓晶片级封装是指，例如一片晶片上有30K颗芯片，先以一片晶片为单位将这 30K颗芯片同时完成封装，然后再进行芯片切刻。本发明具天线导体集成电 路装置的制作是将网板印刷方式整合于晶片级封装工艺中，故相较于公知技 术更具有生产效率高的优点。本发明更采用网版印刷方式将金属凸块或天线导体制作于芯片表面上 方，具有工艺简单成本降低的优点。此外，本发明更进一步提出具多层天线导体结构的集成电路装置，使天 线导体的长度不会仅局限于单一芯片的有限表面积。于一实施例，本发明提供一种天线导体的集成电路装置的制造方法，其 步骤包含提供具有多个集成电路元件的一晶片；形成一第一天线导体于每 个集成电路元件的表面上；以网版印刷方式形成多个金属凸块于该第一天线 导体上方；涂布一绝缘层，以封装该多个集成电路元件，该绝缘层覆盖该多 个金属凸块；移除该绝缘层的一部分以露出每个金属凸块的顶部；及以网 版印刷方式形成一第二天线导体于该绝缘层上方。于另一实施例，本发明提供另一种具天线导体的集成电路的制造方法， 其步骤包含提供具有多个集成电路元件的一晶片，每个集成电路元件的表 面具有一电极及一介电层，该电极嵌设在该介电层中；形成一天线导体于该 表面上，该天线导体具有一第一端及一第二端；以网版印刷方式形成多个金 属凸块分别设置于该第一端及该第二端上方；涂布一绝缘层，以封装该多个 集成电路元件，该绝缘层覆盖该多个金属凸块；及移除该绝缘层的一部分以 露出每个金属凸块的顶部。
图1A、图1B及图2是显示公知的具天线导体的电子装置； 图3A至9A是以上视图显示本发明具天线导体的集成电路装置的制造 过程；图3B至9B是以剖面图显示本发明具天线导体的集成电路装置的制造过程。主要附闺标记说明10，10，，20 电子装置 11电路板12、 22 天线导体 13、 15、 23 IC芯片,14焊线30晶片32介电层34第二电才及41第一天线导体43,44， 83, 84端点50金属凸块80第二图案化导体层82第二导电接点16凸块31集成电路元件33第一电极40第一图案化导体层42第一导电接点43a， 33a， 42a, 34a介面60绝缘层81第二天线导体90保护层91集成电路芯片具体实施方式
以下将参考附图示范本发明的优选实施例。附图中相似元件是采用相同 的附图标记。应注意为清楚呈现本发明，附图中的各元件并非按照实物的比 例绘制，而且为避免模糊本发明的内容，以下说明亦省略公知的零组件、相 关材料、及其相关处理技术。图3A、 B至图9A、 B例示本发明的一实施例。图3A为一晶片30的 上视图，图3B为晶片30沿图3A的虚线H'的剖面图。同样地，本文图4A 至9A亦为后续各步骤的晶片30的上视图，4B至9B则为其对应图中虛线 I-I'的剖面图。本发明所提供的晶片30为具有多个集成电路元件31的晶片。图3A仅 显示其中两个，意即虚线A-A，与B-B，区间代表一个集成电路元件31,虚线 B-B与C-C，区间则代表另一个。集成电路元件31可有多种变化，例如可为 射频IC (RFID)、任一种MOSFET或LED等等。集成电路元件31的表面具 有介电层32。介电层32中嵌设第一电极33及第二电极34，用以连接后续 将要制作的天线导体。上述的结构可在以半导体工艺制作集成电路元件31 时一并完成。接着，如图4A及4B所示，形成第一图案化导体层40于每个集成电路 元件31的表面上。第一图案化导体层40包含第一天线导体41及第一导电 接点42。第一天线导体41具有两个端点43及44,端点43连结第一电极33, 端点44则被第一天线导体41以线圈状环绕。端点44是设置在端点43与第一导电接点42之间。第一导电接点42是用来导通之后所要形成的导体层。 第一图案化导体层40的形成方式可采用后续介绍的印刷工艺。然而，如果 需要较多线圏圏数及较细的线路，也可运用薄膜电镀工艺。应注意，第一天 线导体41中的端点43是优选地具有比第一电极33较大的横截面积；同样 地第一导电接点42也以具有比第二电极34较大的横截面积为宜，如图4B 所示。换言之，第一天线导体41与第一电极33连结的介面43a是大于第一 电极33与第一天线导体41连结的介面33a;第一导电接点42与第二电极 34连结的介面42a是大于第二电极34与第一天线导体41连结的介面34a。 这样的设计可用来扩大导电层的可接触面，以使后续的印刷工艺更容易进 行。接着，如图5A-5B所示，以网版印刷方式，形成多个金属凸块50于第 一天线导体的两端点43、 44及第一导电接点42的上方。网版印刷方式是指， 例如以经蚀刻或激光切割的一图案化网版(优选为一钢板)为掩模，利用印刷 机将导体材料通过网版上的开孔印刷至集成电路元件31表面上以形成金属 凸块50。导体材料可为如铜、银、或锡膏的金属或非金属的导电高分子材料， 而且也可视需要掺杂其它高分子粘着剂，例如环氧树脂等等。第一图案化导 体层40印刷完成后可经由高温烧结以达成良好的导电性。金属凸块50的厚 度以大于第一图案化导体层40的厚度为宜，优选的范围在20 70um之间。然后，如图6A-6B所示，均匀涂布一绝缘层60于晶片30上方，以同时 封装晶片30上方所有的集成电路元件31。详言之，绝缘层60是覆盖介电层 32、第一图案化导体层40、及金属凸块50。绝缘层60的材料优选为液态的 高分子材料，例如环氧树月旨(Epoxy)、聚酰亚胺PI (Polyimide)、苯并环丁烷 (Benzocycle Butane)、 液晶高分子(Liquid Crystal Polymer)等等，优选的厚 度范围在50~200um之间。绝缘层60涂布完成后可视需要进行高温烘烤， 以稳定绝缘层60的结构。接着，如图7A-7B所示，研磨绝缘层60以移除一部分的绝缘层60及一 部分的金属凸块50。研磨的目的在于， 一方面为了平坦化整体结构，另一方 面则为了露出每个金属凸块50的顶部。研磨的方式是将晶片30固定在一基 座上，再利用磨盘与浆料将绝缘层60与金属凸块50磨除。研磨完成之后，接着同样以网版印刷方式形成第二图案化导体层80于 每个集成电路元件31的绝缘层60的表面上，如图8A-8B所示。第二图案化导体层80的材料与上述的金属凸块50的材料相似。应注意第二图案化导体 层80的结构与第一图案化导体层40不同。第二图案化导体层80是包含第 二天线导体81及第二导电接点82。第二天线导体81具有两个端点83及84， 端点84,是位在第二电极34的上方，并透过金属凸块50与第二电极34连 结；端点83则被第二天线导体81以线圈状环绕。端点83是设置在端点84 与第二导电接点82之间。应注意端点83位在第一天线导体41的端点44的 上方，并透过金属凸块50与端点44连结。此外，应注意第二导电接点82 是位在第一电极33的上方，并透过金属凸块50与第一天线导体41的端点 43连结。第二图案化导体层80完成之后，如图9A-9B所示，可视需要在第二图 案化导体层80表面镀上保护层90,材料可为镍或金；也可视需要涂布一层 防焊油墨(未显示)于第二图案化导体层80上方。然后，再进行晶片30的晶 背研磨并沿着虚线A-A，、 B-B，及C-C，进行切刻，以形成多个互相分离的已 封装的集成电路芯片91。上述的实施例是以制造具两层天线导体40及80的集成电路装置来示范 说明本发明，然本领域技术人员应可了解单层的、或两层以上的天线导体集 成电路装置也在本发明的范畴内。此外，上述的实施例也清楚说明，本发明 亦包含以晶片级封装技术所制成的天线导体集成电路装置。换言之，本发明 是将已完成半导体工艺的晶片，在进行封装工艺之前，将天线导体制作于每 个集成电路元件的表面上，更利用网版印刷技术制作金属凸块或上层的天线 线路；接着再进行晶片级封装，之后再切割成芯片。故应可了解相较于公知 技术，本发明所引进网板印刷工艺是具有显著降低成本的功效；本发明所提 供多层的天线线路可增加天线线圈长度，以改善公知的缺点；而且，本发明 更进一步将天线导体整合于晶片级封装工艺中，其工艺确实相对简易也可减 少短路发生，并可大幅降低后段SMT的组装成本。以上所述仅为本发明的优选实施例而已，并非用以限定本发明的申请专 利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均 应包含在下述的权利要求范围内。
权利要求
1. 一种具天线导体的集成电路装置的制造方法，包含提供具有多个集成电路元件的一晶片；形成一第一天线导体于每个集成电路元件的表面上；以网版印刷方式形成多个金属凸块于该第一天线导体上方；涂布一绝缘层，以封装该多个集成电路元件，该绝缘层覆盖该多个金属凸块；移除该绝缘层的一部分以露出每个金属凸块的顶部；及以网版印刷方式形成一第二天线导体于该绝缘层上方。
2. 如权利要求1所述的制造方法，其中每个集成电路元件具有一第一 电极及一第二电极，该第一天线导体具有一第一端及一第二端，该第一电极 连结该第一端，该第一天线导体是以线圈状环绕该第二端。
3. 如权利要求2所述的制造方法，其中该第一天线导体与该第一电极 连结的介面是大于该第一电极与该第一天线导体连结的介面。
4. 如权利要求2所述的制造方法，更包含以网版印刷方式形成一第一 导电接点于该每个集成电路元件的表面上，该第一导电接点连结该第二电 极。
5. 如权利要求4所述的制造方法，其中该第一导电接点与该第二电极 连结的介面是大于该第二电极与该第一导电接点连结的介面。
6. 如权利要求4所述的制造方法，其中该第二端位在该第一导电接点 与该第一端之间。
7. 如权利要求4所述的制造方法，其中该多个金属凸块是分别设置在 该第一端、该第二端、及该第一导电接点上方。
8. 如权利要求4所述的制造方法，其中该第二天线导体具有一第三端， 该第三端是位该第二电极的上方，并透过该多个金属凸块其中之一与该第一 导电接点连结。
9. 如权利要求4所述的制造方法，其中该第二天线导体具有一第四端 是位该第二端的上方，并透过该多个金属凸块其中之一与该第二端连结。
10. 如权利要求2所述的制造方法，更包含以网版印刷方式形成一第二 导电接点，该第二导电接点是位该第一电极的上方，并透过该多个金属凸块的其中之一，与该第一端电相连。
11. 如权利要求9所述的制造方法，其中该第二天线导体是以线圉状环 绕该第四端。
12. 如权利要求1所述的制造方法，更包含切刻该晶片，以形成多个互 相分离的已封装的集成电路芯片。
13. 如权利要求1所述的制造方法，更包含形成一保护层于该第二天线导体的表面上。
14. 如权利要求13所述的制造方法，其中该保护层的材料是选自镍、 金、及其混合物。
15. —种具天线导体的集成电路装置的制造方法，包含 提供具有多个集成电路元件的一晶片，每个集成电路元件的表面具有一电极及一介电层，该电极嵌设在该介电层中；形成一天线导体于该表面上，该天线导体具有一第一端及一第二端； 以网版印刷方式形成多个金属凸块分别设置于该第一端及该第二端上方；涂布一绝缘层，以封装该多个集成电路元件，该绝缘层覆盖该多个金属凸块；及移除该绝缘层的 一部分以露出每个金属凸块的顶部。
16. 如权利要求15所述的制造方法，其中该第一端连结该电极，该天 线导体是以线圈状环绕该第二端。
17. 如权利要求15所述的制造方法，更包含切刻该晶片，以形成多个 互相分离的已封装的集成电路芯片。
18. 如权利要求15所述的制造方法，其中该天线导体与该电极连结的 介面是大于该电极与该天线导体连结的介面。
全文摘要
本发明揭示一种具天线导体的集成电路装置及其制造方法。此方法包含提供具有多个集成电路元件的一晶片；形成一第一天线导体于每个集成电路元件的表面上；形成多个金属凸块于该第一天线导体上方；涂布一绝缘层，以封装该多个集成电路元件，该绝缘层覆盖该多个金属凸块；移除该绝缘层的一部分以露出每个金属凸块的顶部；及以网版印刷方式形成一第二天线导体于该绝缘层上方。
文档编号H01L21/70GK101246849SQ20071000577
公开日2008年8月20日 申请日期2007年2月13日 优先权日2007年2月13日
发明者陈伯钦, 马玉林, 黄禄珍 申请人:相丰科技股份有限公司