专利名称：在虚拟接地存储器阵列中位线之间的间隔件的利记博彩app
技术领域：
本发明系关于半导体装置之领域。具体而言，本发明尤关于存储 数组的制造的领域。
背景技术：
〗o 诸如使用浮闸存储单元(floating gate memory cell)之快闪存储数组(flash memory array)或是使用能够储存两个单独位之存储单元的快闪 存储数组(例如高级微装置(Advanced Micro Devices, AMD)的 MinwBit 存储单元)，快闪存储数组通常使用虚拟接地存储数组架构。 典型的虚拟接地快闪存储数组包括形成于硅基板中之位线以及形成于15该位线上方并与之垂直的堆栈栅极结构。在虚拟接地浮闸快闪存储数 组中，各个堆栈栅极结构可包括位在氧化物-氮化物-氧化物 (Oxide-Nitride- Oxide， ONO)堆栈上方的字符线，该ONO堆栈设置在一 些浮闸上方。然而，在使用虚拟接地架构的传统存储数组中，隔离区域并非形 20 成于各位线之间。结果，随着该传统虚拟接地存储数组尺寸縮小(scaled down),位线间的泄漏(bitline-to-bitline leakage)则会不希望地增加。并 且，在形成该传统虚拟接地存储数组期间，在该堆栈栅极结构经过蚀 刻后，硅化物不能形成于该位线以降低位线电阻，因为在位于位线间 之暴露的硅化物上方亦会形成硅化物，因而导致该位线短路。 25 再者，在该传统虚拟接地内存中，位线接触偏差(bitline contactmisalignment)会导致在该位线与设置紧邻该位线之未掺杂的硅化物区 域之间产生漏电流，因而降低该位线接触的效果。藉由确保在该位线 上方形成该位线接触而欲防止位线接触偏差时，可在该接触经过蚀刻 后，使用附加的掺杂植入以增加该位线扩散区域之尺寸。然而，该增 30加的位线扩散区域藉由縮减位线间的距离也会增加位线间的泄漏。因此，本领域需要能降低虚拟接地存储数组(例如虚拟接地快闪存储数组)之位线间的泄漏及位线电阻的有效方法。 发明内容本发明系针对一种用于形成于虚拟接地存储数组中之位线之间的 5 间隔件之方法以及相关结构。本发明系提出并解决本领域中对用于降 低虚拟接地存储数组(例如虚拟接地快闪存储数组)中之位线间的泄漏 及位线电阻的有效方法的需要。根据一个例示实施例， 一种制造含有位在基板中之一些位线的虚 拟接地存储数组的方法，包括在该基板中于两条相邻位线之间形成至 10 少一个凹处，其中该至少一个凹处系形成于该虚拟接地存储数组之位 线接触区域中，且其中该至少一个凹处界定于该基板中之侧壁及底面。 该虚拟接地存储数组可以是虚拟接地快闪存储数组，例如虚拟接地浮闸快闪存储数组。该凹部能具有例如约2000.0埃(Angstrom)之深度。 形成该至少一个凹处的步骤包括使用硬屏蔽段(hard mask segment)作15 为屏蔽，其中各个该硬屏蔽段系位在该位线之其中一条上方。例如， 该硬屏蔽段可以是高密度电浆氧化物。例如，穿隧氧化物层(layerof tunnel oxide)可以位在该硬屏蔽段与该位线之间。根据此实施例，该方法复包括在该基板中之该至少一个凹处中形 成间隔件，其中该间隔件降低该两条相邻位线之间之位线间的泄漏。20 形成该间隔件的歩骤能包括例如在该至少一个凹处之侧壁及底面上形 成氧化物衬层(oxide liner)以及在该氧化物衬层上形成氮化硅段。该方 法复包括在形成该至少一个凹处之前形成堆栈栅极结构，其中各个该 堆栈栅极结构系位在该位线上方并与之垂直。各个该堆栈栅极结构包 括字符线，其中该字符线系位在该硬屏蔽段上方。根据一个实施例，25 本发明系一种藉由使用上述方法而达成的结构。在检阅过下述详细叙 述及随附图式后，本发明之其它优点及特征对熟习该技术领域者将变 得更容易明白。
30 图1系显示根据本发明之一个实施例形成在制造中间阶段之虚拟接地存储数组之某些特征的俯视图；图2系显示在图1之结构100沿A-A线的剖面图； 图3系显示实行本发明之实施例所采取步骤的流程图； 第4A图系显示包括根据本发明之实施例处理之晶圆部分的剖面 图，其对应至图3之该流程图的中间步骤；5 第4B图系显示包括根据本发明之实施例处理之晶圆部分的剖面图，其对应至图3之该流程图的中间步骤；以及第4C图系显示包括根据本发明之实施例处理之晶圆部分的剖面图，其 对应至图3之该流程图的中间步骤。10具体实施方式
本发明系针对于虚拟接地存储数组中形成位线之间的间隔件之方 法以及相关结构。下列叙述包含与实行本发明有关之特定信息。熟习 该技术领域者将了解本发明可以不同于本申请所特定讨论的方式实 行。而且，在此将不讨论本发明之某些特定细节以免模糊本发明之焦15 点。本说明书之附图及其详述仅针对本发明之例示实施例。为求简洁， 本发明之其它实施例将不特定描述于本申请中，且亦不藉由现有附图 特别说明。应当注意，除非特别提到，否则该附图中类似或对应之组 件系由类似或对应之参考符号所标记。20 图1系显示根据本发明之一个实施例在制造中间阶段之例示虚拟接地存储数组的俯视图。结构100包括虚拟接地存储数组101，该虚拟 接地存储数组101位在基板上(未图标于图l)且包括位线102、 104及106;硬屏蔽段108、 110及112;堆栈栅极结构114,116及118;电介 层120;字符线122、 124及126;存储单元128及130;以及位线接触25区域132。虚拟接地存储数组101在制造中间阶段可以是虚拟接地快闪 存储数组，例如虚拟接地浮闸快闪存储数组。在一个实施例中，虚拟 接地存储数组101可以是包括能储存两个单独位之存储单元(亦即双位 存储单元)的虚拟接地快闪存储数组，例如AMD的MirrorBit 存储单 元。在图1中须注意到，为求简洁在此仅讨论到位线102、 104及106、30硬屏蔽段108、 IIO及112和存储单元128及130。如图1所示，堆栈栅极结构1M、 U6及118位在位线102、 1046及106上方并与之垂直。堆栈栅极结构114、 116及118分别包括字符 线122、 124及126，这些字符线为在第一层多晶硅(poly l)的片段上方 (未图标于图1)。该poly 1片段位在电介层120上方，该电介层120包 括一层穿隧氧化物及其它适当的电介质材料。在一个实施例中，电介 5层120可包括ONO堆栈。各字符线122、 124及126能包括第二层多 晶硅(poly2)的片段。堆栈栅极结构114、 116及118亦能包括位在字符 线122、 124及126上方的抗反射涂膜层(未图标于图1)。堆栈栅极结 构114、 116及118能形成于该技术领域中习知的堆栈栅极蚀刻制程。 位线102、 104及106位在硅基板中(未图标于图l)并包括砷或其o它适当的掺杂物。在图1上亦显示，硬屏蔽段108、 110及112位在电 介层120上方且在个别的位线102、 104及106上方。硬屏蔽段108、 110及112亦位在字符线122、 124及126下方，且位在个别的堆栈栅 极结构114、 116及118之poly 1片段(未图标于图])之间。在本实施例 中，硬屏蔽段102、 104及106能包括高密度电浆(HDP)氧化物。在其15它实施例中，硬屏蔽段102、 104及106能包括四乙氧基硅垸(Tetraethoxysilane,TEOS)或其它适当的氧化物。在图1上又显示，存 储单元128系位在字符线122及位线102之交叉点，而存储单元130 系位在字符线124及位线102之交叉点。在本实施例中，存储单元]28 及130可以是浮闸存储单元，例如浮闸快闪存储单元。在一个实施例20中，存储单元128及130可以是双位存储单元，例如AMD的MirrorBit 存储单元。堆栈栅极结构114、 116及118各包括一列存储单元，该存 储单元列系位在各位线及各字符线之交叉点。在图l上亦显示，位线 接触区域132系位在字符线124及126之间的虚拟接地存储数组，该 字符线124及126系位在个别的堆栈栅极结构116及118。25 参照图2，图2之结构200系对应至图1之结构100沿A-A线的剖面图。尤其，图2之位线202、 204及206、硬屏蔽段208、 210及 212和电介层220分别对应至图2之位线102、 104及106、硬屏蔽段 108、 110及112和电介层120。结构200能在堆栈栅极蚀刻制程之形 成堆栈栅极结构114、 116及118期间形成于图1之虚拟接地存储数组30101的位线接触区域132。如图2所示，位线202、 204及206系位在硅基板234中。在图2上亦显示，电介层220系位在硅基板234上之位线202、 204及206上 方，而硬屏蔽段208、210及212位在电介层220上且在个别的位线208、 210及212上方。在本发明之后续制程歩骤中，在使用硬屏蔽段208、 210及212作为屏蔽之结构200中，相邻之位线之间(例如位线202与 5 204之间及位线204与206之间)将形成凹处，且在各该凹处中将形成 间隔件。图3系显示根据本发明之实施例说明例示方法的流程图。流程图 300中省略之特定细节及特征为在该技术领域具有通常知识者所习知 的。例如，步骤可包括一个或更多个子步骤或可包括专业配备，如该io技术领域中所习知的。虽然流程图300所标记之步骤370至374能充 分描述本发明之一个实施例，但本发明之其它实施例能使用不同于流 程图300所示的那些步骤。应注意到流程图300所示之该制程歩骤系 执行在晶圆上，而该晶圆在步骤370前则包括图2所示之结构200，该 图2系图1之结构100沿A-A线的剖面图。15 参照第4A、 4B及4C图，各个结构470、 472及474分别说明执行图3之流程图300之步骤370、 372及374的结果。例如，结构470 显示执行步骤370之结果，结构472显示执行步骤372之结果，等等。 现在参照图3之歩骤370及第4A图之结构470，在流程图300之 歩骤370中，凹处436形成于位线402与404之间，凹处438形成于20位线404与406之间，在图1之虚拟接地存储数组101之位线接触区 域132中，而图4之位线402、 404及406和硅基板434分别对应至图 2之位线202、 204及206和硅基板234。如第4A图所示，位线402、 404及406系位在硅基板434中，而介电段440、 442及444系分别位 在位线402、 404及406上方。介电段440、 442及444能包括穿隧氧25 化物并在电浆蚀刻制程中(例如形成个别的凹处436及438期间)藉由蚀 刻电介层220而形成。在一个实施例中，介电段440、 442及444各能 包括ONO堆栈段。在第4A图上亦显示，硬屏蔽段446、448及450系位在介电段440、 442及444上方。硬屏蔽段446、 448及450在宽度及组成物上系实质30相似于图2之硬屏蔽段202、 204及206。然而，硬屏蔽段446、 448 及450在用以形成凹处436及438之该蚀刻制程后，相较于个别的硬屏蔽段202、 204及206具有縮减的高度。在第4A图上又显示，凹处 436系位在硅基板434中于位线402与404之间，凹处438系位在硅基 板434中于位线404与406之间。凹处436及438能藉由使用硬屏蔽 段208、 210及212作为屏蔽而形成，使得凹处436在相邻之位线402 5与404之间对准，凹处438在相邻之位线404与406之间对准。未受到硬屏蔽段208、 210及212保护之图2之电介层220部分及 硅基板234能利用电浆蚀刻制程或其它适当的蚀刻制程来蚀刻。凹处 436及438在硅基板234中界定侧壁452及底面454且具有深度456， 该深度456对应至硅基板434之底面454与顶面458之间的距离。例 io如，凹处436及438之深度456大约为2000.0埃。然而，深度456可 以大于或小于2000.0埃。应注意到在第4A图中，只有凹处436及438、 介电段440、 442及444和硬屏蔽段446、 448及450在此特别讨论以 求简洁。在第4A图中系藉由结构470说明流程图300之歩骤370的结 果。15 参照图3之步骤372及第4B图之结构472，在流程图300之步骤372中，硬屏蔽段446、448及450(第4A图)和介电段440、442及444(第 4B图)系在个别的位线402、 404及406上方被去除。硬屏蔽段446、 448及450(第4B图)和介电段440、 442及444(第4B图)能藉由湿蚀刻 制程或其它适当的蚀刻制程去除。在第4B图中系藉由结构472说明流20程图300之歩骤372的结果。参照图3之步骤374及第4C图之结构474，在流程图300之步骤 374中，间隔件460系形成于位线402与404之间的凹处436，间隔件 438系形成于位线404与406之间的凹处438。如第4C图所示，间隔 件460及462系位在个别的凹处436及438中。在本实施例中，间隔25件460及462包括氧化物衬层464，该氧化物衬层464系位在侧壁452 及底面454上。氧化物衬层464能具有例如100.0埃至500.0埃之间的 厚度。间隔件460及464复包括氮化硅段466，该氮化硅段466系位在 该氧化物衬层464上。氮化硅段466能具有例如500.0埃至1000.0埃 之间的厚度。间隔件460及462能藉由在第4B图之结构472上方沉积30—层氧化硅并适当地回蚀刻(etch back)该层氧化硅以形成氧化物衬层 464而形成。然后能在硅基板434及氧化物衬层464上方沉积一层氮化硅并经过适当地回蚀刻以形成氮化硅段466在氧化物衬层464上。在 一个实施例中，间隔件460及462可包括氧化硅层，该氧化硅层可在 个别的凹处436及438中沉积及回蚀刻。在第4C图中系藉由结构474 说明流程图300之歩骤374的结果。 5 藉由在相邻位线间形成凹处并在该凹处中形成间隔件，本发明有利于达成相较于传统虚拟接地存储数组能明显降低位线间之泄漏的虚 拟接地存储数组(例如虚拟接地快闪存储数组)。并且，藉由形成含有适 当电介质材料(例如氧化硅及氮化硅)的间隔件，硅化物(例如硅化钴)能 形成于该位线(例如位线402、 404及406)上方以降低位线电阻。相反io 地，在传统虚拟接地存储数组中，在没有位在该位线间之该硅基板上 也形成硅化物的情况下，硅化物不能形成于该位线上，如此会导致位 线短路。因此，藉由允许硅化物形成于虚拟接地存储数组之该位线上 方，本发明相较于传统虚拟接地内存列有利达成具有降低的位线电阻 之虚拟接地存储数组。15 再者，藉由在虚拟接地存储数组之位线接触区域的相邻位线间形成凹处并在该凹处中形成间隔件，本发明能防止允许位线接触偏差部 分在该间隔件上形成。结果，本发明能有利达成一种虚拟接地存储数 组能够防止由于位线接触偏差而在该硅基板中产生不希望的泄漏。 从以上本发明之例示实施例的描述能清楚明白，在不违背本发明20 之范畴下能利用各种技术实行本发明之概念。此外，虽然本发明已针 对某些实施例描述特定参考，但在该技术领域具有通常知识者则能了 解在不违背本发明之范畴及精神下可作形式及细节上的改变。所描述 的例示实施例在此系仅作例示性而非限制性。应当了解本发明不以在 此描述之该特定例示实施例为限，但在不违背本发明之范畴下可作各25种重新编排、修饰及替换。因此，已描述于虚拟接地存储数组中形成位线之间的间隔件之方 法以及相关结构。
权利要求
1、一种用于制造虚拟接地存储器阵列的方法，该虚拟接地存储器阵列包括位于基板(434)中的多条位线(402，404，406)，该方法包括下列步骤在该基板(434)中在该多条位线(402，404，406)中的相邻两条位线(402，404，406)之间形成(370)至少一个凹处(436，438)，该至少一个凹处(436，438)位于该虚拟接地存储器阵列(101)的位线接触区域(132)中，该至少一个凹处确定该基板(434)中的侧壁(452)及底面(454)；在该凹处(436，438)中形成(374)间隔件(460，462)；其中该间隔件(460，462)降低该相邻两条位线(402，404，406)之间的位线间的泄漏。
2、 如权利要求l所述的方法，其中形成(370)该至少一个凹处 (436,438)的步骤包括使用多个硬屏蔽段(208，210,212)作为屏蔽，其中该 多个硬屏蔽段(208，210，212)中的每一个位于该多条位线(202,204,206)中的其中一条的上方。
3、 如权利要求l所述的方法，其中形成(374)该间隔件(460，462)的 20 步骤包括下列步骤在该至少一个凹处(436,438)的该侧壁(452)及该底面(454)上形成 (374)氧化物衬层(464);在该氧化物衬层(464)上形成(374)氮化硅段(466)。
4、如权利要求1所述的方法，接地快闪存储器阵列。
5、 如权利要求l所述的方法， 约2000.0埃的深度(456)。
6、 一种虚拟接地存储器阵列，其中该虚拟接地存储器阵列是虚拟其中该至少一个凹处(436,438)具有包括多条位线(402,404,406)，位于基板(434)中；多个凹处(436,438)，位于该虚拟接地存储器阵列的位线接触区域 (132)中，该多个凹处(436,438)的每一个位于该多条位线(402，404,406) 的相邻两条位线(402,404,406)之间，该多个凹处(436,438)的每一个确 5 定该基板(434)中的侧壁(452)及底面(454);间隔件(460,462)，位于该多个凹处(436,438)的每一个中；其中该间隔件(460,462)降低位线间的泄漏。
7、 如权利要求6所述的虚拟接地存储器阵列，其中该间隔件 io (460,462)包括位于该凹处(436,438)的每一个的该侧壁(452)及该底面(454)上的氧化物衬层(464)。
8、 如权利要求6所述的虚拟接地存储器阵列，进一步包括位于该 多条位线(102，104,106)上方并与之垂直的多个叠置的栅极结构 (114,116,118)，其中该位线接触区域(132)位于该多个叠置的栅极结构 (116,118)的其中两个之间。
9、 如权利要求6所述的虚拟接地存储器阵列，其中该堆栈栅极结 构(114,116,118)的每一个包括字线(122,124, 126)，其中该字线 (122，124,126)位于多个硬屏蔽段(108,110，112)上方。
10、 如权利要求6所述的虚拟接地存储器阵列，其中该虚拟接地 存储器阵列是虚拟接地快闪存储器阵列。
全文摘要
根据一个例示实施例，一种制造含有位于基板(434)中之位线(402，404，406)之虚拟接地存储数组的方法，包括在该基板(434)中于相邻两条位线(402，404，406)之间形成(370)至少一个凹处(436，438)，其中该至少一个凹处(436，438)系位在该虚拟接地存储数组之位线接触区域(132)中，且其中该至少一个凹处(436，438)界定于该基板(434)中之侧壁(452)及底面(454)。形成(370)该至少一个凹处(436，438)之该步骤包括使用硬屏蔽段(208，210，212)作为屏蔽，其中各个该硬屏蔽段(208，210，212)系位在位线(202，204，206)上方。该方法复包括在该至少一个凹处(436，438)中形成(374)间隔件(460，462)，其中该间隔件(460，462)降低该相邻位线(402，404，406)之间之位线间的泄漏(bitline-to-bitline leakage)。该方法复包括在形成该至少一个凹处(436，438)之前形成堆栈栅极结构(114，116，118)，其中各个堆栈栅极结构(114，116，118)系位在该位线(102，104，106)上方并与之垂直。
文档编号H01L21/8247GK101263601SQ200680033453
公开日2008年9月10日 申请日期2006年9月6日 优先权日2005年9月15日
发明者小川裕之 申请人:斯班逊有限公司