包括沟槽中的纳米晶体存储元件的可编程结构的利记博彩app

专利名称：包括沟槽中的纳米晶体存储元件的可编程结构的利记博彩app
技术领域：
本发明属于半导体器件领域，并且，更确切地说，属于非易失性 存储器件领域。
背景技术：
基本上在所有电子器件的设计中非易失性存储器都是重要的元 件。在无线和便携式电子器件领域，非易失性存储器必须是紧凑并且 低耗电的。已经提出并实现了多种非易失性存储单元。这些传统的单 元中包括平面存储单元以及采用浮置栅极作为电荷存储器件的存储单 元。平面存储单元以典型地设置在接近晶片衬底上表面的平面晶体管 沟道区域为特征。尽管平面技术成熟并被熟知，平面器件不期望地占 用大量的晶片面积。
对于电荷存储元件，已经用连续的例如多晶硅的导电材料的带制 造传统浮置栅极。在具有非常薄的电介质的器件中导电的浮置栅极存 在问题。薄的电介质极易产生针孔缺陷。关于导电浮置栅极，浮置栅 极上的所有存储的电荷可通过电介质中的单个针孔缺陷泄漏掉。此外， 传统的浮置栅极不适于局部编程，在所述局部编程中注入的电子被限 制于电荷存储元件的特定位置。局部编程提供了多比特存储单元的可 能性，其中每一比特都与电荷存储元件的特定位置相关联。因而，期 望来实现适于在采用非常薄的电介质的先进工艺中使用的多比特存储 器件，其中被实现的器件的设计比平面器件和采用传统电荷存储元件 的器件占用更少的面积。


本发明通过实例的方式说明并且不局限于附图，其中同样的参考符号表示类似的器件，并且其中
图1是在制造工艺的一个实施例中的中间步骤的晶片的部分横截
面图，其中在晶片的半导体衬底上的电介质衬垫上形成硬掩膜； 图2示出了图1后的工艺，其中在半导体衬底上形成沟槽； 图3示出了图2后的工艺，其中将沟槽衬以底电介质； 图4示出了图3后的工艺，其中在沟槽下形成源极/漏极区域； 图5示出了图4后的工艺，其中在晶片上淀积非连续存储元件的
层；
图6示出了图5后的工艺，其中在非连续存储元件的层上形成顶 电介质；
图7示出了图6后的工艺，其中在沟槽中形成控制栅极层；
图8示出了图7后的工艺，其中在每一个沟槽中反抛光控制栅极 以形成不同的控制栅极；
图9示出了图8后的工艺，其中进一步处理控制栅极以生成凹陷 的控制栅极；
图10示出了图9后的工艺，其中移除硬掩膜；
图11示出了图IO后的工艺，其中在凹陷的控制栅极上形成隔离 电介质；
图12示出了图ll后的工艺，其中在隔离电介质上形成选择栅极； 图13示出了关于图7所示的存储器件的热载流子注入编程表；及 图14示出了关于图12的存储器件的源极侧注入表。
本领域技术人员明白图中的元件是为了简单和清楚目的而示例 的，而并不需要按比例绘制。例如，图中的一些元件的尺寸可以相对 于其它的元件放大以帮助提高对本发明实施例的理解。
具体实施例方式
在一方面，基于半导体的存储单元和对应的制造工艺采用了蚀刻 到半导体衬底的沟槽以及沿沟槽侧壁形成的电荷存储层。电荷存储层
优选包括一组非连续存储元件(DSE)。在这个实施例中，DSE可以硅纳米晶体，其是嵌入到电介质层中的小的、离散的硅结构，并能够 保持正或负电荷。由于DSE相互没有物理或电连接，因此相比传统存
储元件例如传统多晶硅浮置栅极结构，DSE不易受经电介质中的针孔 导致的电荷损失的影响。存储器件的优先实施方式能够利用热载流子 注入(HCI)编程、源极侧注入(SSI)编程、或两者，来存储多比特
^曰息。
参考图，图1至图12示出了一组在制造非易失性存储器件100的 实施例的工艺中在不同阶段下晶片的部分横截面图。在图1中，电介 质衬垫104和硬掩膜106形成在半导体晶片101的半导体衬底102的 上表面上。半导体衬底102优选为掺杂的或未掺杂的纳米晶体硅。在 其它实施例中，半导体衬底102可以包括其它半导体，例如锗，或者
各种半导体合金，例如m-v半导体合金，包括砷化镓。
在一个实施例中，电介质衬垫104是氧化硅，其可以是热形成(生 长)的或采用CVD(化学气相淀积)淀积的。硬掩膜106优选为可以相 对于衬底102选择性蚀刻的电介质。硬掩膜106优选为CVD氮化硅， 由于它防止下面的半导体被氧化的能力而是理想的。
参考图2，沟槽108形成在半导体衬底102中。沟槽108限定将要 在其中形成存储器件100的基本结构。沟槽108的形成包括电介质衬 垫104和硬掩膜106的传统的光刻法图案化，随后是相对于衬垫104 和硬掩膜106优先蚀刻半导体材料(例如，硅)的干法蚀刻工艺。在 半导体制造领域这种类型的蚀刻工艺是公知的。在所描述的实施方式 中，沟槽108具有大约12纵横比(aspect)。沟槽108的深度是实施 方式的细节，但是对于无线应用和其它的需要密集存储阵列的应用， 深度在大约50nm到300nm的范围的沟槽是理想的。
在图3中，电荷存储叠层的形成中的第一步骤包括在沟槽108的 侧壁和底面上的电介质的形成。底电介质110优选为薄的(例如，lrnn到lOnm)高质量的电介质，其被应用于DSE的编程和擦除中。需要薄 电介质以采用基于注入或基于隧穿的编程技术实现适当的编程时间。 需要高质量电介质以承受潜在的大编程电压和电流以及潜在的大量的 编程周期，而没有表现出击穿和显著泄漏。在优选实施例中，底电介 质IIO是具有在大约4nm至10nm范围内的厚度的热形成的二氧化硅 膜。在有些实施例中，底电介质110可以包括多重电介质层。如图3 所示，在硬掩膜106是氮化硅硬掩膜的情况下，即使对于其中电介质 衬垫104是氧化硅的实施例，沟槽壁的热氧化基本不会增加电介质衬 垫104的厚度。
在图4中，源极/漏极区域112-1和112-2 (统称为源极/漏极区域 112)形成在沟槽108的下面。源极/漏极区域112是导电的、重掺杂的 区域，其具有与半导体衬底102的导电类型相反的导电类型。例如， 对于采用NMOS存储器件的实施例，半导体衬底优选为轻掺杂p型(p-) 硅，并且源极/漏极区域112是具有超过lel8 cm'3的杂质分布的重掺杂 n型(n+)硅。在一个实施例中，源极/漏极区域112是通过将杂质注 入到沟槽108下面的衬底102中并其后执行扩散步骤而形成的掩埋的 扩散区域。在其它实施例中，可以省略注入步骤以保持底部氧化物110 的完整性。
在图5中，电荷存储层121非选择性地形成在底部氧化物110和 硬掩膜106的上表面上。电荷存储层121表示在其中或其上存储电荷 以编程或擦除存储器件100的比特或多个比特的结构。在所描述的实 施例中，电荷存储层121包括多个DSE 120。 DSE 120 (有时也称作纳 米晶体)是一组能够存储电荷的材料的离散的堆积物。合适的材料包 括硅、多晶硅，以及例如氮化硅或氧氮化硅的电介质。
在优选实施例中，DSE 120是硅DSE (硅纳米晶体)。在这个实 施方式中，DSE120可以以多种方式中的任意一种形成，优选不需要任 何光刻步骤。 一种公知的DSE形成技术是淀积非晶硅层并将其加热以形成纳米晶体。另一种技术是采用化学气相淀积(CVD)淀积纳米晶
体。根据采用的淀积工艺，DSE可以具有各种形状，包括半球型或球 型。在一个实施方式中，DSE120直径大约为10nm并且以大约为10nm 的大体上均匀的间距隔开。不管所采用的形成工艺，每个DSE 120都 是与相邻DSE电和物理隔离的硅粒。对于DSE也可以采用替换的材料， 包括电介质材料，例如氮化硅。
参考图6，在电荷存储层121上面非选择性地形成顶电介质130， 来完成包括底电介质110、电荷存储层121 (图4)、和顶电介质130 的电荷存储叠层的形成。在优选实施例中，理想的，顶电介质130是 高温氧化物(HTO)，因为其展现出与热形成的二氧化硅基本等效的 特性(例如，密度和电介质强度)。在这个实施例中，可以通过例如 在接近卯OC的温度下使二氯甲硅烷和一氧化二氮反应这样的传统 HTO工艺形成HTO。在其它实施例中，可能期望采用低温工艺(例如， TEOS(原硅酸四乙酯(tetraethylorthosilicate))工艺)以防止DSE 120 的硅实施例的非有意的氧化。顶电介质130的厚度优选在大约5nm至 10nm的范围内。顶电介质130可以包括多层电介质膜。
参考图7，通过在晶片101上包括在沟槽108 (图5)内非选择性 地淀积导电控制栅极材料，平坦化(例如，通过化学机械抛光和/或回 刻)淀积的控制栅极材料以制造基本平坦的上表面，以及采用传统的 平板印刷(lithography)和蚀刻工艺对淀积的材料图案化，而形成控制 栅极层140。在一个实施例中，控制栅极层140通过传统的多晶硅CVD 形成。在这个实施例中，多晶硅可以原位掺杂，或者在淀积后利用离 子注入掺杂。例如，在采用NMOS晶体管的实施例中，控制栅极层140 可以用例如为砷或磷的n型杂质掺杂。
如图7所描述的存储器件100是功能性非易失存储器件。更确切 地说，如图7所示的存储器件100是适合采用热载流子注入编程工艺 并能够存储二比特信息(即，四个独特状态)的对称的可编程器件。对于NMOS实施例(其中源极/漏极区域112是n型并且半导体衬底102 是p型)，信息的第一比特可以通过经由图7未示出的源极/漏极接触 将第一源极/漏极区域112-1偏置至第一编程电压(VP1),将控制栅极 140偏置至第二编程电压(Vp2)并且将第二源极/漏极区域112-2和半 ^# 102^ f。在一个实施例中，V^和Vp2都优选为在大 约6V到9V的范围。在这些偏置条件下，源极/漏极区域112-1作为漏 极并且电子沿着形成在衬底102上部的导电路径从源极112-2流到漏极 112-1。因为电子被漏极112-1和源极112-2之间的电位差所产生的电 场加速，它们被扫进环绕偏置的漏极的耗尽区。这些高能电子的一些 与半导体衬底晶格中的原子碰撞并且产生电子-空穴对。由此产生的电 子中的一些由于由控制栅极层140上的正偏置产生的电场注入到电荷 存储层121中。这种热载流子注入过程主要发生在漏极112-1附近电场 处于最大值处的窄注入区域(由图7的参考数字142所表示)。被注 入区域142包围的DSE 120保持注入的电荷并在存储器件的电特性中 造成可检测的变化。这种变化可以在读取周期中作为Ios的改变而检测 到。因此，在注入区域142中的DSE 120上存储的电荷对应于存储器 件100的第一比特。
电荷存储器件100的第二注入区域144利用作为偏置漏极端的源 极/漏极U2-2和作为接地源极端的源极/漏极区域U2-l通过翻转源极/ 漏极偏置的极性来编程。可以通过将控制栅极层140偏置至负电位 (VE1)，和将半导体衬底102偏置到正值(VB2)实现擦除注入区域 142和144。在擦除操作期间可以使源极/漏极区域112浮置。在这种构 造中，擦除操作通过将存储的电荷从注入区域142和H4中同时移除 来同时将两个比特擦除。
对于如图7所示的存储器件100，如图13所示的编程表格145概 括了用于编程、檫除、和读取(感测)操作的偏置条件。读取操作采 用了与编程偏置结构类似的偏置结构，但是采用较低的电压。各种偏 置电压的大小是特定的实现方式并且取决于所执行的制造工艺，包括，例如，底氧化物110的厚度。在釆用5nm至10nm底电介质层的NMOS 实施例中，Vp,和Vp2可以在大约6至9V的范围，V^和Vja在大约3 至6V的范围，V^在大约-6至-9V的范围，，以及Ve2在大約6至9V 的范围。对可电编程存储单元设计领域的技术人员可以理解，能够产 生所期望的编程、擦除和读取偏置条件的电路是公知的。
如图7所示的存储器件100釆用HCI编程并被限制于上述的2比 特/单元。可以执行如下参考图8至图12所述的附加工艺，以形成能够 存储多于两比特的存储器件，其增加了单元尺寸。在图8中，通过CMP、 回刻、或其组合对控制栅极层140抛光，以形成两个不同的控制栅极 145，每一个驻留在半导体衬底102中的相应沟槽108 (图6)中。在 所述实施方式中，控制栅极层140的抛光，除了产生不同的控制栅极 145以外，还移除处于沟槽108外的部分顶电介质130和DSE 120，但 是在硬掩膜层106上停止。
在图9中，部分蚀刻或者以其它方式移除图8的控制栅极145以 制造凹陷的控制栅极150。对于控制栅极材料是多晶硅的实施例，凹陷 的控制栅极150通过公知的对硬掩膜106选择性的硅蚀刻工艺形成。 凹陷的控制栅极150的上表面152垂直移置在半导体衬底102的上表 面以下，导致在上表面152和半导体衬底102的上表面之间存在间隙 154。对于采用辅助(secondary)编程技术来增加存储器件100中的存 储比特的数量的目的重要的是，间隙154暴露顶氧化物130的一部分， 其将促进后续的作为生成适合采用源极侧注入编程(将在下文中说明) 的结构的方式的间隙154中的DSE 120的有意的氧化。
如图10所示，将硬掩膜106移除以准备后续的热氧化工艺。在一 些实施例中，期望在即将来临的热氧化期间增加电介质衬垫104的厚 度，并且为实现该目的，氮化硅硬掩膜106的移除是必要的。在这些 实施例中，通过传统氮化硅剥离工艺(例如，热磷酸浸泡)将硬掩膜 106移除。在图11中，执行热氧化工艺以形成在此描述为控制栅极氧化物
160或隔离电介质160的氧化物膜160。控制栅极氧化物160对凹陷的 控制栅极150提供隔离。热氧化也将氧化物层162添加到现有的电介 质衬垫104上。另外，热氧化工艺将间隙154 (见图9)中的硅DSE 120 氧化以制造与DSE 120垂直邻接的氧化物间隙结构156。
在如下所述的存储单元的完成时，氧化物间隙结构156通过造成 氧化物间隙结构156附近的电子在适当的偏置(将在下文中描述)下 加速来促进源极侧注入(SSI)。这些被加速的电子中的一些将会注入 到最接近间隙结构156的DSE 120中并因此编程这些DSE。对于其中 源极/漏极区域112-2是漏极端的结构，以这种方式通过SSI编程的DSE 120设置在图11中通过参考数字158所指示的注入区域中。
在图12中，形成选择栅极互联170以完成每单元四比特的存储器 件200。选择栅极互联170可以是多晶硅互联或是传统的金属互联(例 如，铝、铜等等)。如图12所示的存储器件200包括半导体衬底102， 其定义了沟槽(如图6所示的108)和衬入沟槽的底电介质110。电荷 存储层121位于底电介质110上，并且包括一组非连续存储元件(DSE) 120。顶电介质130和导电(例如，多晶硅)控制栅极150位于DSE 120 上。源极/漏极区域112 (也称作扩散区域112)设置在沟槽下面。DSE 120优选为多晶硅纳米晶体。
转到图14，描述了对于存储器件200的SSI编程表格155。根据 表格155所述的实施例，可以通过把源极/漏极区域112-2偏置到第三 编程电压Vp3，把第一控制栅极150-1偏置到第四编程电压(Vp4)，把 控制栅极150-2偏置到第五编程电压VP5,把选择栅极170偏置到第六 编程电压(VP6)，并把源极/漏极区域112-1和半导体层102偏置到0V， 实现对器件200的SSI注入区域149的编程。在一个实施例中，Vp3是 6V， Vp4是8V， Vp5是5V，并且Vp6是3V。可以通过将源极/漏极区域112-2偏置到Vp3，将第一控制栅极150-1偏置到Vp5，将第二控制栅极
150-2偏置到Vm，将选择栅极170偏置到第六编程电压VP6，并且将源 极/漏极区域112-1和半导体层102偏置到0V，实现对器件200的SSI 注入区域158的编程。表格155进一步说明，对器件200的HCI注入 区域142进行编程的条件包括将控制栅极150-1、控制栅极150-2、 和选择栅极170偏置到VP2、将源极/漏极区域112-2偏置到Vp2、且将 源极/漏极区域112-1和半导体层102偏置到0V。对器件200的HCI 注入区域144的编程包括将控制栅极150-1、控制栅极150-2、和选择 栅极170偏置到VP2、将源极/漏极区域112-1偏置到VP2、且将源极/ 漏极区域112-2和半导体层102偏置到0V。
在所示的存储器件200的实施例中，控制栅极150凹陷在沟槽内 (控制栅极的上表面垂直移置在衬底上表面以下)，并且控制栅极氧 化物160位于导电控制栅极150上。DSE最高处垂直对准于控制栅极 上表面，以便氧化物间隙结构156与接近沟槽侧壁的DSE 120横向对 准，并且从DSE120的最高处垂直延伸到衬底上表面。
DSE 120的层121包括至少两个独立的可编程的注入区域(142， 144， 158和159)。通过控制栅极150、源极/漏极区域112和半导体 衬底102的合适的偏置编程这些注入区域。如图12所示的注入区域包 括HCI可编程注入区域142和144以及SSI可编程区域158和159。如 图12所描述，其中单位单元从第一源极/漏极区域112的中央延伸到相 邻源极/漏极区域中央，单元200包括四个可编程比特。在不包括氧化 物间隙结构156的实施例中，单元200包括两个HCI可编程注入区域 142和144。
在前述的说明书中，参考特定的实施例对本发明进行了描述。然 而，本领域技术人员理解，可以作出各种改进和改变而不脱离如下面 权利要求中所阐明的该发明的范围。例如，虽然描述的实施例是NMOS 晶体管的实施例，但是PMOS实施例也同样被包括。因而，本说明书和附图是用来作为说明而不是限定的意思，并且所有的这种修改都将 被包括在本发明的范围内。
以上参考详细实施例描述了益处、其他的优点以及解决问题的方 案。然而，这些益处、优点、解决问题的方案以及任何可以导致这些 益处、优点、解决问题的方案出现或变得更显著的要素不能解释为任 何或所有的权利要求的关键、需要或本质特征或要素。如在这里的使 用，术语"包括"、"包含"或任一其它的变形，意图是覆盖非排他性 的包含，使得包括一列要素的步骤、方法、物品或设备不是仅仅包括 那些要素而且可以包括未明确列出的或者对该步骤、方法、物品或设 备固有的其它要素。
权利要求
1.一种半导体制造方法，包括在半导体衬底中形成沟槽；用底电介质对沟槽加衬；在底电介质上形成非连续存储元件(DSE)层并且在DSE层上形成顶电介质；在顶电介质上形成导电控制栅极；以及在沟槽下的衬底中形成源极/漏极区域。
2. 如权利要求l的方法，其中形成沟槽包括 在衬底上淀积氧化物衬垫和氧化物衬垫上的硬掩膜； 将氧化物衬垫和硬掩膜图案化以暴露半导体衬底的一部分；以及 蚀刻衬底的暴露部分。
3. 如权利要求1的方法，其中对沟槽加衬包括热氧化沟槽的侧壁。
4. 如权利要求1的方法，其中形成DSE层包括形成硅纳米晶体层。
5. 如权利要求4的方法，其中形成顶电介质包括执行高温氧化工 序以在硅纳米晶体层上淀积氧化物。
6. 如权利要求l的方法，其中形成导电控制栅极包括淀积多晶硅 的控制栅极层。
7. 如权利要求6的方法，进一步包括，回刻控制栅极层，以在沟 槽内产生凹陷的控制栅极，其中所述凹陷的控制栅极的上表面垂直移 置在半导体衬底的上表面以下。
8. 如权利要求7的方法，进一步包括热氧化控制栅极的上部以形成控制栅极氧化物。
9.如权利要求8的方法，其中热氧化控制栅极的上部包括氧化DSE的一部分。
10. —种存储单元，包括定义了沟槽的半导体衬底；对沟槽加衬的底电介质；底电介质上的包括多个非连续存储元件(DSE)的电荷存储层； 覆盖在DSE层上的顶电介质；在至少包括设置在沟槽里的部分的顶电介质上的导电控制栅极;以及沟槽下的扩散区域。
11. 如权利要求IO的存储单元，
12. 如权利要求11的存储单元，
13. 如权利要求12的存储单元， 制栅极氧化物。其中DSE包括硅纳米晶体。其中导电控制栅极包括多晶硅。进一步包括导电控制栅极上的控
14.如权利要求13的存储单元，其中控制栅极的上表面垂直移置 到半导体衬底的上表面以下，并且进一步的，其中多晶硅纳米晶体的 最上部与控制栅极上表面大约垂直对准。
15. 如权利要求14的存储单元，进一步包括氧化物间隙结构，其 与邻近沟槽侧壁的多晶硅纳米晶体横向对准并且从多晶硅纳米晶体的 最上部垂直延伸到衬底的上表面。
16. 如权利要求10的存储单元，进一步包括衬底中的第二源极/漏极区域，并且其中DSE层至少包括可编程的两个注入区域，其中以 第一偏置状态偏置控制栅极、源极/漏极区域、以及半导体衬底，来编 程注入区域中的第一个，以及其中以第二偏置状态偏置控制栅极、源 极/漏极区域、以及半导体衬底，来编程注入区域中的第二个。
17. —种制造存储装置的方法，包括: 在半导体衬底中形成第一和第二沟槽；在第一和第二沟槽下面形成源极/漏极区域；用底电介质和在底电介质上的非连续存储元件(DSE)层对沟槽 加衬；在DSE层上形成顶电介质；以及在第一和第二沟槽中在顶电介质上形成控制栅极材料层。
18. 如权利要求17的方法，进一步包括形成氧化物间隙结构，其 与至少一个沟槽的侧壁邻近的DSE横向对准并且垂直设置在DSE的最 上部和衬底的上表面之间。
19. 如权利要求1S的方法，进一步包括形成覆盖在控制栅极上的 控制栅极氧化物。
20. 如权利要求19的方法，其中控制栅极氧化物包括多晶硅，以 及其中形成氧化物间隙结构和形成氧化物间隙结构同时发生。
全文摘要
一种存储单元包括定义了沟槽(108)的半导体衬底(102)，衬入沟槽的底电介质(110)，以及底电介质上的电荷存储层。电荷存储层(121)包括多个非连续存储元件(DSE)。控制栅极和顶电介质将DSE覆盖。存储单元包括沟槽下方的源极/漏极区域。DSE可以是硅纳米晶体并且控制栅极可以是多晶硅。控制栅极可以凹陷在半导体衬底的上表面以下并且DSE的最上部与控制栅极上表面垂直对准。存储单元可以包括氧化物间隙结构，其与邻近沟槽侧壁的硅纳米晶体横向对准并且从硅纳米晶体的最上部垂直延伸到衬底上表面。DSE包括至少两个可编程的注入区域。
文档编号H01L21/336GK101305452SQ200680027205
公开日2008年11月12日 申请日期2006年7月21日 优先权日2005年7月25日
发明者高里尚卡尔·L·真达洛雷 申请人:飞思卡尔半导体公司