专利名称：具有平面触点的超级可缩放垂直mos晶体管的利记博彩app
技术领域：
本发明涉及晶体管设计和构造，且明确地说，涉及MOS和CMOS晶体管以及非易
失性存储器晶体管。
背景技术：
在将FET和MOS晶体管縮放到非常小的尺寸时存在困难。这些与縮小的沟道长度 有关的问题被称为"短沟道效应"。
一些MOS型亚微装置可制作成亚微尺寸而不会有问题，因为短沟道效应在一些应 用中不重要。另一方面，其它装置需要较大沟道和栅极，因为短沟道效应非常重要，但 制造规则通常不允许装置的任何剧烈尺寸差异或縮放。举例来说，对于以较大阵列构建 的存储器装置来说，无限输出阻抗对于操作低功率、保持电荷和较高装置可靠性是至关 重要的。需要的是可縮放装置，即在可变制造规则下制造具有任何所需尺寸的沟道和栅 极的装置的能力。
已知垂直晶体管几何形状。此类装置具有长度可调节的沟道。举例来说，第6,313,487 号美国专利展示具有含有漏极电极的衬底、在衬底上方包含在硅层中的源极区以及垂直 位于其间的沟道的晶体管结构。浮动栅极和控制栅极以间隔关系上覆在所述沟道上方。 通过控制源极与漏极之间的层厚度，可控制沟道长度。
第6，580，124号美国专利是一种装置，其中半导电材料的主体沉积在衬底上。这被 命名为"沟道主体"，因为沟道存在于垂直间隔的源极与漏极电极之间。所述装置的特 征在于两个沟道具有不同垂直定向，使得可使用邻接所述垂直沟道的电荷存储元件和控 制栅极来形成两个电荷存储区。
在构建垂直晶体管中遇到的一个问题是必须接触装置的侧面，通常是控制沟道的栅 极。如果所有触点不能装配在装置的有源区域内，那么会损失宝贵的晶片空间。
本发明的目的在于设计一种具有可縮放几何形状的垂直MOS晶体管，其具有水平 或平面的触点阵列。
发明内容
以上目的已经由一种垂直MOS晶体管满足，所述晶体管具有在半导体晶粒衬底中 的漏极，在紧接所述漏极上方具有由外延生长硅层形成的沟道，所述外延生长硅层由导电类型与漏极相反的掺杂剂掺杂且具有对应于所需沟道长度的高度，如果需要的话，其 低至几乎零纳米而不会有短沟道效应。外延生长源极放置在沟道上方，且具有与沟道相 反且与漏极相同的导电类型。L形栅极区具有大体上包围沟道的垂直部分。在沟道可生 长到任何所需高度的同时，所述沟道还可具有任何所需宽度。L形栅极的水平部分延伸 远离垂直沟道结构，且允许由垂直导电触点接触。本发明的晶体管构建在硅晶片上，所 述硅晶片由隔离区划分为具有有源区域边界的各个晶粒，在所述晶粒处形成所述晶体 管。在晶粒的一个部分处，修剪所述栅极的水平部分，从而允许另一垂直触点恰好在紧 接晶粒表面下方达到所述漏极。第三垂直触点达到源极电极。虽然晶体管源极、漏极和 沟道处于堆叠垂直排列中，但所述三个触点水平排列成阵列。这允许使用传统的布线方 案来连接装置。
在制造方法中，在衬底的有源区域中在具有第一导电类型的漏极上方构建具有第二 导电类型的硅岛。所述硅岛的高度经选择以对应于所需沟道长度。在沟道顶部上沉积掺 杂硅源极层，且所述源极层具有第一导电类型，如同所述漏极一样。L形栅极区邻接薄 绝缘区(视情况，承载用于非易失性存储器装置的纳米晶体)，所述薄绝缘区使沟道绝 缘。L形栅极区具有延伸的水平部分以允许从上方接触。从上方的另一触点在靠近源极 触点的位置处达到漏极，且第三垂直触点达到源极，进而形成具有水平触点阵列的垂直 MOS晶体管。如果将纳米晶体并入到将硅岛与栅极分离的绝缘基质中，那么能够构建非 易失性存储器晶体管。
图1和18是根据本发明的晶体管实施例的侧截面图，其中图1是沿着图17的线
A-A取得的，且图18是沿着图17中的线B-B取得的。
图2到6、 8、 9、 11到14和16是图1的装置在不同构造阶段的侧截面图。
图7、 10、 15和17是图1和图18的装置的顶部平面图，其中图7对应于图6，图
10对应于图9，图15对应于图14，且图17对应于图16。
具体实施例方式
参看图l，晶片衬底11形成p型衬底或构建在n型衬底中的p阱，以用于形成本发 明装置的实施例。对于具有相反传导性类型的装置，等效结构将是n型衬底或在p型衬 底中的n阱。衬底11是经轻度掺杂的p型衬底，其具有由次表面边界界定的用于装置 形成的有源区域，所述次表面边界由浅沟渠隔离外围定界，尤其是在衬底表面12下方 延伸短距离的沟道区域13和15。漏极区17是次表面电极，其是可由扩散或离子植入形成但不如沟道区域13和15 深的经高度掺杂的n+区。漏极电极最容易延伸穿过有源区域，但不需要延伸整个距离， 只要其延伸得足够远使得其可由漏极触点43达到，所述漏极触点43远离漏极上方的沟 道与源极的垂直堆叠排列，如下文描述。尽管漏极被展示为次表面电极且源极电极被展 示为位于垂直电极堆叠顶部，但所述电极可以颠倒且源极可以是次表面电极，其中漏极 位于堆叠顶部。
在漏极17上方的是合成沟道，其由位于沟道区23任一侧上的p型缓冲区21和25 形成，所述沟道区23是p+区。所述三个合成沟道区由外延生长的未掺杂或轻度掺杂硅 形成，其中p区21为大约500到800埃厚，沟道区23为大约1,000埃厚，且缓冲区25 为大约500到800埃厚。沟道区23的高度界定源极电极27与漏极电极17之间的沟道 长度。沟道宽度不受限制且向纸内延伸。非常短的沟道长度(例如l纳米)在理论上是 可能的，而不会由于沟道缓冲区21和25的缓冲而招致不利的短沟道效应。
n+源极区27沉积在由沟道区23和缓冲区21及25形成的合成沟道上方。源极区25 的掺杂浓度类似于漏极17的掺杂浓度，且源极和漏极两者具有相同导电类型，而沟道 具有相反导电类型，使得在(通常为FET晶体管的)漏极与沟道之间以及沟道与源极之 间存在源极和漏极p-n结。漏极、沟道和源极区的垂直堆叠夹层排列形成了在衬底表面 上方延伸大约3,500埃且延伸进入衬底几百埃的三维结构。此类三维晶体管结构允许将 沟道的尺寸縮放得如用于满足电路要求所需的那样小或那样大。沟道长度由层21、 23 和25的厚度界定。
用堆叠夹层排列制作的晶体管可以是标准MOSFET晶体管、纳米晶体存储器晶体 管或CMOS晶体管。在示范性实施例中，纳米晶体晶体管被展示为在垂直堆叠夹层排列 的侧面上具有介电基质29,所述介电基质29具有L形配置，其中所述L的一部分是邻 接沟道以及源极的竖直部件，且水平部分平行于衬底并紧接在表面12上方。在替代实 施例中，介电基质29将是普通的二氧化硅。在介电基质29内，通过用于在介电基质中 分散纳米晶体的任何常用过程来设置纳米晶体31，所述过程例如为化学气相沉积。当使 用纳米晶体时，电介质形成电荷存储区域，所述电荷存储区域将适合于非易失性存储器 晶体管。另一方面，如果不在介电基质中分散纳米晶体，那么所述装置可充当常见的 MOSFET或CMOS晶体管。
控制沟道的是位于沟道任一侧上且邻近于介电基质29的第一和第二 L形栅极部件 33和35。所述第一和第二 L形栅极部件是等电位部件，其围绕漏极、沟道和源极的堆 叠排列的边缘而接合。栅极包围沟道的所有侧。存在到达栅极部件的单一垂直触点，所 述垂直触点紧接在漏极后方且因此未在图1中展示，但在以下其它图式中看到。栅极触 点的形状与漏极触点相同，其中所有三个触点具有大体上平行于源极和沟道的堆叠排列 而延伸的垂直组件。源极触点41是紧接在源极27上方的金属部件。漏极触点43是延 伸穿过第二栅极绝缘部分39且在表面12处与漏极17接触的金属部件。
在操作中，栅极的竖直部分(即，第一L形栅极部件33的竖直部分和第二L形栅 极部分35的相应部分)调整或控制源极27与漏极17之间通过沟道25的电流流动。或 者，竖直栅极部分33和35可以是控制栅极，其在电荷通过穿隧动作或另外方面由栅极 33和35的竖直部分上的电压控制而从漏极17拉到纳米晶体上时控制纳米晶体31上的 电荷存储。如果介电基质29用于支撑纳米晶体，那么补充薄氧化物涂层(称为穿隧氧 化物)可设置在源极和沟道的堆叠夹层排列上，使得支撑纳米晶体31的介电基质29可 制作得非常薄。如果不构造存储器装置，那么介电基质29的典型厚度将通常为20到50 埃。
可参看图2来观看图1的装置构造。衬底11是轻度掺杂硅，是标准硅晶片的一部 分，其具有浅沟渠隔离(STI)区13和15，所述STI区界定用于构造垂直MOS晶体管 的有源区域。如果用90nm技术构建，那么典型面积方面的尺寸在90,000平方纳米以下。 此类面积不足以构建具有充分避免不良短沟道效应的沟道尺寸的常规MOS晶体管。另 方面，具有垂直沟道的垂直晶体管将容易装配在此空间中，其中沟道经缩放以适合于 晶体管用途，且还具有在几何形状上类似于用于横向晶体管的触点的触点。
参看图3，掺杂区17形成横越表面12下方隔离区13与15之间的空间的漏极。掺 杂可通过扩散或离子植入来进行。掺杂漏极区17的厚度不是至关重要的，为大约400 到600埃厚，且是高度掺杂区，通常是n+区，其中衬底ll是p型。当然，可颠倒极性。
在图4中，在次表面漏极区17上方生长三个外延硅层。这些硅层具有与漏极相反 的导电类型，在此实例中为p型。所述三个层中的最下层和最上层是用于驻留在最下层 21与最上层25之间的沟道层的缓冲层。所述三个外延层的最下层21和最上层25每一 者大约500到800埃厚，且经轻度掺杂或未掺杂。沟道区23的高度界定沟道长度。可 在垂直方向上将此长度调节为非常小或非常大，且可以大致相同几何形状縮放若干不同 装置。在此实例中，纳米晶体晶体管被描述为用作非易失性存储器装置。在没有纳米晶 体的情况下，可使用相同几何形状来构建FET和CMOS晶体管。
参看图5，掩模51界定将由所述三个外延硅层21、 23和25形成的沟道的横截面尺 寸。记得沟道长度由层23的高度界定，但沟道的横截面面积或宽度由掩模51界定。
在图6中，已经移除外延层2K 23和25的非保护部分且已经移除掩模本身，从而
在隔离区13与15之间在漏极17顶部留下硅岛53。
在图7的俯视图中，隔离周边55 (浅沟渠隔离部分13和15驻留在该处)包围有源 区域，其中漏极17驻留在整个有源区域上方。硅岛53偏离有源区域的中心，且将在其 上沉积其它层。
在图8中，薄介电层61 (例如薄高质量栅极氧化物，大约20到50埃厚)热生长在 层表面上方。在涉及纳米晶体的实施例中，硅纳米晶体将通过常用技术分散在氧化物层 上或在薄氧化物层上的介电基质中，所述常用技术例如为化学气相沉积。纳米晶体层沉 积在技术文献中广泛描述。
在图9中，在整个衬底上方沉积覆盖硅岛53的多晶硅层63，其具有垂直侧壁65和 67以及靠近次表面漏极17的水平部分68和69。
在图10中，将旗形掩模71放置在多晶硅栅极63的边界内，所述多晶硅栅极63被 展示为在图9中沉积。所述掩模不保护晶粒或芯片的四分体73，但保护其它四分体。请 注意，矩形边界55代表晶粒或芯片的隔离参数(即，有源区域)。
在图11中，看到通过移除隔离区域13和15上方的多晶硅来修整多晶硅层63。
在图12中，在经修整的多晶硅层63上方以在整个晶粒上方延伸的方式来沉积氮化 物层71。现在通过化学机械抛光(CMP)来使这个层变平，所述抛光在多晶硅层上停止， 如图13所示。
在下一步骤中，将以矩形配置移除多晶硅的上部区以及栅极绝缘体61的一部分， 从而打开通往硅岛53的窗口 89，如图14和15中所见。所述窗口 89允许在硅岛53上 方生长外延掺杂硅层81，如图16中所见。层81的掺杂具有第二导电类型，近似具有与 漏极17相同的浓度且具有与大多数载流子相同的极性类型，即n+型。
在沉积并蚀刻此源极层之后，沉积氮化物层83并将其蚀刻为所示形状，如在图16 中所见。在氮化物层81或氧化物(TEOS)层上方放置掩模部件82、 84和86，以界定 源极触点83以及漏极触点开口 85和栅极触点开口，所述栅极触点开口在图16不能看 到但可在图17的俯视图中看到。在图17中，源极触点开口 83延伸到最新近沉积的源 极电极的顶部。开口 85延伸到多晶硅L形栅极电极的顶部，且触点开口87延伸到衬底 顶部的接触漏极电极之处。当用金属填充所述三个开口且接着对其进行蚀刻时，所得结 构看起来像图l和图17。可以看到，所述三个触点83、 85和87形成源极、栅极和漏极 电极的平面阵列，所述电极排列成垂直阵列。
权利要求
1.一种垂直MOS晶体管，其包含漏极、沟道和源极区的垂直堆叠夹层排列，其位于经轻度掺杂的硅衬底上的有源区域内，其中所述源极和漏极区中的一者至少部分位于所述衬底中，且具有远离所述堆叠夹层排列的电极延伸并具有第一导电类型，所述沟道具有第二导电类型，且所述源极和漏极区中的另一者具有所述第一导电类型；一对L形栅极，其竖直部分横向邻近于所述堆叠夹层排列但由薄绝缘体分离，所述栅极具有非竖直部分，所述非竖直部分形成远离所述堆叠夹层排列的栅极延伸；以及多个电触点，其中第一和第二触点具有接触所述电极和栅极延伸的垂直部分，且第三触点接触所述源极和漏极区中的另一者，所述第一、第二和第三触点具有排列成平面阵列的部分。
2. 根据权利要求1所述的装置，其进一步包含纳米晶体层，所述纳米晶体层同所述沟 道与所述栅极的竖直部分之间的所述薄绝缘体相关联。
3. 根据权利要求1所述的装置，其中所述栅极的所述非竖直部分具有远离所述沟道延 伸的具第一长度的第一部分和具比所述第一长度短的第二长度的第二部分。
4. 根据权利要求1所述的装置，其中所述沟道是第一与第三外延硅层之间的第二外延 硅层，所述第一和第三外延层充当缓冲体。
5. 根据权利要求1所述的装置，其中所述漏极完全在所述衬底中而贯穿所述有源区 域。
6. —种用于形成垂直MOS晶体管的方法，其包含通过在衬底中建立隔离边界来界定有源区域；在所述衬底中的所述有源区域内建立具有第一导电类型的漏极掺杂剂；生长具有第二导电类型且具有代表所需沟道厚度的厚度的外延硅层；蚀刻所述外延层以将沟道尺寸界定为方块；在所述有源区域上方的整个上表面上方在绝缘基质中沉积纳米晶体； 在纳米晶体层上方沉积栅极多晶硅，且在第一区中覆盖大部分上表面并在第二区 中主要覆盖所述方块；在所述方块上方形成氮化物层；移除在所述方块上方平坦化到所述多晶硅层的氮化物层，以及移除在所述方块上方延伸的所述绝缘基质部分；在所述方块上方沉积具有所述第一导电类型的多晶硅源极层；以及 穿过所述氮化物层构建三个垂直触点，所述垂直触点包括接触所述多晶硅源极层的源极触点、接触所述栅极多晶硅的栅极触点和接触所述次表面漏极的漏极触点。
7. 根据权利要求6所述的方法，其中通过生长三个堆叠外延层来形成所述外延硅层。
8. 根据权利要求6所述的方法，其中所述沉积的纳米晶体完成包围所述方块。
全文摘要
形成在晶粒或芯片的衬底(11)中的漏极电极(17)上方的掺杂硅方块或岛具有对应于沟道(21、23、25)的所需长度的高度。源极电极(27)形成在所述硅岛上方，且实现从上方的接触(41)。也可从上方接触(43)L形控制栅极(33、35)和次表面漏极。为所构建的垂直晶体管形成针对源极、栅极和漏极的水平触点阵列。如果将纳米晶体(31)并入到所述栅极与所述沟道之间的层(29)中，那么可形成非易失性浮动栅极晶体管。在没有所述纳米晶体层的情况下，形成MOS或CMOS晶体管。
文档编号H01L29/94GK101171690SQ200680015504
公开日2008年4月30日 申请日期2006年4月12日 优先权日2005年5月6日
发明者博胡米尔·洛耶克 申请人:爱特梅尔公司