专利名称：分离式栅极存储单元与半导体装置及其形成方法
技术领域：
本发明有关于一种半导体存储器，特别是有关于一种分离式 栅极存储单元及其制造方法。
背景技术：
半导体存储装置通常具有各自不同的种类，例如可擦除可编程只读存储器(EPROM )、电可擦除可编程只读存储器 (EEPROM)、快闪存储装置等。现行的快闪存储器，例如分离 式栅极快闪存储器，已广泛地运用于大容量非易失存储器技术中。 典型的分离式栅极快闪存储器包含 一 分离式栅极结构，其具有储 存电荷的浮置栅极以及控制电荷储存的控制栅极。此分离式栅极结构更包含一薄栅极介电层或是隧穿氧化层形成于浮置栅极与基 底之间，以及一中间介电层形成于浮置栅极与控制栅极之间。图3是绘示出 一 已知分离式栅极存储单元的剖面示意图。分离 式栅极存储单元包括一半导体基底300。 一复晶硅浮置栅极306设 置于基底300上并通过一栅极介电层304而与其绝缘。 一复晶硅控 制栅极(即，字线)312侧向邻近浮置栅极306并通过一复晶硅层 间介电层310及一较厚的上盖氧化层308而与其绝缘，其中上盖氧 化层308是通过局部硅氧化(local oxidation of silicon, LOCOS ) 技术形成的。 一 源极区301及一 漏极区303是形成于分离式栅极结 构两侧的基底300中。为了整合分离式栅极存储单元及周边电路于一晶片上，必须 增加额外的光刻制程步骤。然而每个额外的光刻步骤皆需要有各 自的光罩，使得用于光刻制程的光罩成本居高不下。因此，有必要寻求一种改良的分离式栅极存储单元，其在制 造期间，所需的光刻制程步骤较少。 发明内容有鉴于此，本发明提供一种分离式栅极存储单元，包括一 基底、第一阱区及第二阱区、 一浮置栅极、 一控制栅极及一掺杂 区。第一阱区及第二阱区形成于基底中且分别具有第一导电型及 第二导电型。浮置栅极设置于第一阱区及第二阱区的接面上方且 与基底绝缘。控制栅极设置于浮置栅极的侧壁并局部延伸至其上 表面，且与基底及浮置栅极绝缘。掺杂区形成于第二阱区中，具 有该第一导电型，其中第一阱区与掺杂区是分别作为分离式栅极 存储单元的源极与漏极。再者，本发明提供一种半导体装置，包括 一具有一单元区 及一周边区的基底、 一分离式栅极存储单元及一晶体管。分离式 栅极存储单元设置于单元区的基底上，包括第一阱区及第二阱 区、 一浮置栅极、 一控制栅极及一第一掺杂区。第一阱区及第二 阱区形成于单元区的基底中且分别具有第一导电型及第二导电 型。浮置栅极设置于第一阱区及第二阱区的接面上方且与基底绝 缘。控制栅极设置于浮置栅极的侧壁并局部延伸至其上表面，且 与基底及浮置栅极绝缘。第一掺杂区形成于第二阱区中且相邻于 控制栅极的一侧，具有该第一导电型。晶体管设置于周边区的基 底上，包括 一第三阱区、 一栅极及一对第二掺杂区。第三阱区 形成于基底中，具有该第一导电型。栅极设置于第三阱区的基底 上，且与其绝缘。第二掺杂区形成于第一栅极两侧的第三阱区中， 具有该第二导电型。本发明所述的半导体装置，更包括 一第二晶体管，设置于 该周边区的该基底上，包括 一第四阱区，形成于该基底中，具 有该第二导电型； 一第二栅极，设置于该第四阱区的该基底上， 且与其绝缘；以及一对第三掺杂区，形成于该第二栅极两侧的该第四阱区中，具有该第一导电型。本发明所述的半导体装置，其中该第二阱区及该第四阱区是 同时分别形成于该单元区及该周边区。本发明所述的半导体装置，其中该第一掺杂区及所述第三掺 杂区是同时分别形成于该第二阱区及该第四阱区中。本发明所述的半导体装置，其中该第一阱区及该第一掺杂区 是分别作为该分离式栅极存储单元的源极及漏极。本发明所述的半导体装置，其中该第一阱区及该第三阱区是 同时分别形成于该单元区及该周边区中。再者，本发明提供一种半导体装置的形成方法。提供一基底， 其具有一单元区及一周边区。在单元区形成具有一第一导电型的 一第一阱区，且同时在周边区形成具有该第一导电型的一第二阱 区。在单元区形成具有一第二导电型的一第三阱区，且同时在周 边区形成具有该第二导电型的一第四阱区。在第一阱区及第三阱 区的接面上方形成一浮置栅极。在浮置栅极的侧壁形成一控制栅 极，并局部延伸至浮置栅极的上表面，且同时分别在第二阱区及 第四阱区上方形成一第一栅极及一第二栅极。在相邻于控制栅极 一侧的第三阱区中形成一第一掺杂区，且同时在第二栅极两侧的 第四阱区中形成一对第二掺杂区。在第一栅极两侧的第二阱区中 形成一对第三掺杂区。本发明所述的半导体装置的形成方法，其中该第一阱区及该 第 一 掺杂区是分别作为该分离式栅极存储单元的源极及漏极。再者，本发明提供一种半导体装置的形成方法。提供一基底, 其具有一单元区及一周边区。在单元区的基底上形成一浮置栅极。 在单元区形成具有一第一导电型的一第一阱区，其与浮置栅极局 部重叠，且同时在周边区形成具有该第一导电型的一第二阱区。
在单元区形成具有 一第二导电型的 一第三阱区，其与浮置栅极局 部重叠，且同时在周边区形成具有该第二导电型的一第四阱区。 在浮置栅极的侧壁形成 一 控制栅极，并局部延伸至浮置栅极的上 表面，且同时分别在第二阱区及第四阱区上方形成一第一栅极及 一第二栅极。在相邻于控制栅极一侧的第三阱区中形成一第一掺 杂区，且同时在第二栅极两侧的第四阱区中形成一对第二掺杂区。 在第 一栅极两侧的第二阱区中形成一对第三掺杂区。
本发明所述的半导体装置的形成方法，其中该第 一 阱区及该 第 一掺杂区是分别作为该分离式栅极存储单元的源极及漏极。
本发明所述的分离式栅极存储单元与半导体装置及其形成方 法，在分离式栅极存储单元制造中额外增加的光刻步骤得以减少， 以达到节省制造成本的目的。
图1A至图1G是绘示出根据本发明实施例的具有分离式栅极 存储单元的半导体装置形成方法剖面示意图。图2A至图2G是绘示出根据本发明另 一 实施例的具有分离式 栅极存储单元的半导体装置形成方法剖面示意图。图3是绘示出已知分离式栅极存储单元的剖面示意图。
具体实施方式
本发明是有关于一种改良的分离式栅极存储单元及其制造方 法，其可降低制造成本。以下配合图1G或图2G说明本发明实施例 的具有分离式栅极存储单元的半导体装置。此半导体装置包括一 基底IOO,例如一硅基底或其他半导体基底。基底100具有一单元 区10及一周边区20并具有隔离结构(未绘示)形成其中。此隔离 结构可为由已知隔离技术所形成的场氧化层，例如局部硅氧化 (LOCOS)或是浅沟槽隔离(shallow trench isolation, STI )。 隔离结构通常在单元区IO及周边区20的基底100中定义出主动 区，用以分别在单元区10及周边区20形成分离式栅极存储单元及 逻辑电路装置。至少一分离式栅极存储单元设置于单元区10的主动区，其包 括形成于单元区10的基底100中两相邻的阱区100a及100c。阱区 100a及100c具有不同的导电型。举例而言，阱区100a为n-型而 阱区100c为p -型。 一浮置栅极108a设置于阱区100a及100c的接 面上方并通过一浮置栅极介电层106a而与基底100绝缘。在本实 施例中，浮置栅极108a可由复晶硅所构成。浮置栅极介电层106a 可由氧化硅、氮化硅或其他可利用的介电材料所构成，而较佳为 氧化硅。 一控制栅极(即，字线)114a设置于浮置栅极108a的侧 壁，并通过一中间介电层112a而与基底100及浮置栅极108a绝缘， 例如氧化硅层、氮化硅层或其他可利用的介电材料层。控制栅极 114a可由复晶硅所构成，且其局部延伸至浮置栅极108a的上表 面。具有与阱区lOOa相同导电型的 一掺杂区123a可选择性地形成 于邻近浮置栅极108a—侧的阱区100a中。具有与阱区100a相同导 电型的另 一掺杂区123b是形成于邻近控制栅极114a—侧的阱区 100c中。在本实施例中，掺杂区123a及阱区100a可作为分离式栅 极存储单元的源极，而掺杂区123b则可作为分离式栅极存储单元 的漏极。至少二个具有不同导电型的晶体管是设置于周边区20的主动 区。其中一个晶体管包括一形成于基底100中的阱区100b,其具 有与阱区100a相同的导电型。 一栅极114b，例如一复晶硅栅极， 是设置于阱区100b的基底100上，并通过一栅极介电层112b而与 其绝缘。具有与阱区100b相反导电型的一对掺杂区125a及125b是 形成于栅极114b两侧的阱区100b中，用以作为晶体管的源极/漏极
区。 一栅极114c，例如一复晶硅栅极，是设置于阱区100d的基底 IOO上，并通过一栅极介电层112c而与其绝缘。具有与阱区100d 相反导电型的 一 对掺杂区123c及123d是形成于栅极114c两侧的 阱区100d中，用以作为晶体管的源极/漏极区。图1A至图1G是绘示出根据本发明实施例的具有分离式栅极 存储单元的半导体装置形成方法剖面示意图。请参照图1A,提供 一基底IOO,例如一^圭基底或其他半导体基底。基底100具有一单 元区10及一周边区20并具有隔离结构(未绘示)形成其中以定义 出主动区。此隔离结构可为由已知隔离技术所形成的场氧化层， 例如局部硅氧化(LOCOS)或是浅沟槽隔离(STI)技术。接着， 通过光刻制程，在单元区IO及周边区20的基底IOO上形成 一 光致 抗蚀剂层102。利用光致抗蚀剂层102作为注入掩膜，进行一离子 注入103,例如砷(As )离子或磷(P)离子注入，其剂量约为lxl012 至lxl0"ion/cm2，以在单元区10形成一 阱区100a,且同时在周边 区20形成一阱区100b。在本实施例中，阱区100a及100b为n-型。 在其他实施例中，P并区100a及100b可为p -型。请参照图1B，在去除不再需要的光致抗蚀剂层(如图1A所示) 102之后，通过光刻制程在基底IOO上形成 一 光致抗蚀剂层104, 以覆盖阱区100a及100b。利用光致抗蚀剂层104作为注入掩膜， 进行一离子注入105，例如硼(B)离子注入，其剂量约为lx1012 至lxl0"ion/cm2,以在单元区10形成一 阱区100c,且同时在周边 区20形成一阱区100d。在本实施例中，阱区100c及100d具有的导 电型相反于阱区100a及100b，例如为p-型。请参照图1C，在去除不再需要的光致抗蚀剂层(如图1B所示) 104之后，在单元区10及周边区20的基底100上依序形成一介电层 106及一导电层108。介电层106可由氧化硅、氮化硅或其他可利 用的介电材料所构成，其可通过已知沉积技术或热氧化法形成的。较佳地，介电层106可为通过热氧化法所形成的氧化硅层。导电层 108,例如一复晶硅层，可通过化学气相沉积(CVD)形成的。之蚀剂层IIO,用以定义分离式栅极存储单元的浮置栅极。请参照图1D,通过蚀刻去除未被光致抗蚀剂层IIO所覆盖的 导电层108及其下方的介电层106,以在阱区100a及100c的4妄面上 方形成浮置栅极108a及浮置栅极介电层106a。在去除不再需要的 光致抗蚀剂层(如图1C所示)IIO之后，在基底100上以及浮置栅 极108a的表面顺应性形成 一 介电层112 。此介电层112可为通过 CVD或热氧化法所形成的氧化层。之后，在介电层112上顺应性形 成一导电层114，例如是通过CVD或其他已知沉积技术所形成的复 晶硅层。接着，在阱区100c上方的导电层114上形成一光致抗蚀剂 层116，且同时在阱区100b及100d的导电层114上分别形成光致抗 蚀剂层118及120。请参照图1E,接着通过光致抗蚀剂层116、 118及120作为蚀 刻掩膜，去除导电层114及其下方的介电层112。如此一来，可在 浮置栅极10 8 a的侧壁形成 一 控制栅极114 a,且其局部延伸至浮置 栅极108a的上表面，而在浮置栅极108a与控制栅极114a之间以及 控制栅极114a与基底100之间形成一中间介电层112a。同时，在 阱区100b的基底IOO上依序形成一栅极介电层112b及一栅极 114b，而在阱区100d的基底100上依序形成一栅极介电层112c及 一栅极114c。在去除不再需要的光致抗蚀剂层116、 118及120之 后，在阱区100b上方形成一光致抗蚀剂层122并覆盖栅极114b。 接着，对基底100进行离子注入123，以在邻近浮置栅极108a—侧 的阱区100a中形成一掺杂区123a、在邻近控制栅极114a—侧的阱 区100c中形成一掺杂区123b、及在栅极114c两侧的阱区100d中形 成一对掺杂区123c及123d。在其他实施例中，利用不同于光致抗蚀剂层122的光致抗蚀剂层(未绘示)而仅在基底100中形成掺杂 区123b、 123c及123d。掺杂区123a、 123b、 123c及123d具有相 同于阱区100a的导电型。在本实施例中，掺杂区123a及P井区100a 是作为分离式栅极存储单元的源极，而掺杂区123b则作为分离式 栅极存储单元的漏极。再者，掺杂区123c及123d作为具有栅极 114c的晶体管的源极/漏极。在其他实施例中，可选择性进行驱入 (drive in)制程，以分别侧向延伸掺杂区123c及123d至浮置栅 极108a及控制栅极114a下方，如此便完成本发明的分离式栅极存 储单元。请参照图1F,在去除不再需要的光致抗蚀剂层(如图1E所示) 122之后，在单元区IO以及阱区100d的基底100上形成一光致抗蚀 剂层124,以覆盖分离式栅极存储单元以及栅极114c。之后，对基 底100进行离子注入125，以在栅极114b两侧的阱区lOOb中形成一 对掺杂区125a及125b。掺杂区125a及125b作为具有栅极114b的 晶体管的源极/漏极。随后去除光致抗蚀剂层124,如此便完成本 发明的半导体装置，如图1G所示。图2A至图2G是绘示出根据本发明另 一 实施例的具有分离式 栅极存储单元的半导体装置形成方法剖面示意图，其中相同于图 1A至图1G的部件是使用相同的标号，并省略相关的说明。不同于 之前的实施例，本实施例的浮置栅极是在形成阱区之前先形成。 请参照图2A,提供一基底IOO,其具有单元区10及周边区20。在 单元区IO及周边区20的基底100上依序形成一介电层106及一导 电层108。之后，在导电层108上一欲定义分离式栅极存储单元的 浮置栅极区域形成 一 光致抗蚀剂层2 0 2 。请参照图2 B,通过蚀刻去除未被光致抗蚀剂层2 0 2所覆盖的 导电层108及其下方的介电层106,以在单元区IO的基底IOO上依 序形成一浮置栅极介电层106a及一浮置栅极108a。在去除光致抗
蚀剂层(如图2A所示)202之后，通过光刻制程在局部单元区IO 及局部周边区20的基底IOO上以及局部的浮置栅极108a上形成一 光致抗蚀剂层204。通过光致抗蚀剂层204作为注入掩膜，以进行 离子注入103,而在单元区IO中形成一阱区100a且同时在周边区 20中形成一阱区100b。请参照图2C，在去除不再需要的光致抗蚀剂层(如图2B所示) 204之后，通过光刻制程在基底100上形成一光致抗蚀剂层206, 以覆盖阱区10 0 a及10 0 b及局部的浮置栅极10 8 a 。通过光致抗蚀剂 层206作为注入掩膜来进行离子注入105,以在单元区IO中形成一 阱区100c,且同时在周边区20中形成一阱区100d。请参照图2D至图2E,在进行如图1D至图1E所示的光刻制程 及蚀刻制程之后， 一控制栅极114a及一中间介电层112a是形成于 浮置栅极108a的侧壁，并局部延伸至浮置栅极108a的上表面。同 样地， 一栅极114b及其下方栅极介电层112b同时形成于阱区100b 的基底100上，而一栅极114c及其下方栅极介电层112c同时形成于 阱区100d的基底100上。再者，在形成如图2E所示的光致抗蚀剂 层122及进行如图2E所示的离子注入123之后，可在邻近浮置栅极 108a —侧的辨区100a中形成一掺杂区123a、在邻近控制栅极114a 一侧的阱区100c中形成一掺杂区123b、及在栅极114c两侧的阱区 100d中形成一对掺杂区123c及123d,如此便完成本发明的分离式 栅极存储单元。请参照图2F，去除不再需要的光致抗蚀剂层(如图2E所示) 122。在形成如图2F所示的光致抗蚀剂层124及进行如图2F所示的 离子注入125之后，可在栅极114b两侧的阱区100b中形成一对掺 杂区125a及125b。随后去除不再需要的光致抗蚀剂层124,如此 便完成本发明的半导体装置，如图2G所示。根据本发明，由于分离式栅极存储单元的源极区与用于周边
晶体管的阱区是同时形成，因此不需要额外的光刻步骤来进行分 离式栅极存储单元的源极注入。再者，浮置栅极与控制栅极之间 的中间介电层与用于周边晶体管的栅极介电层同时形成，因此也 不需要额外的光刻步骤来形成分离式栅极存储单元的中间介电 层。因此，在分离式栅极存储单元制造中额外增加的光刻步骤得 以减少，以达到节省制造成本的目的。以上所述仅为本发明较佳实施例，然其并非用以限定本发明 的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范 围内，可在此基础上做进一步的改进和变化，因此本发明的保护 范围当以本申请的权利要求书所界定的范围为准。附图中符号的简单说明如下300:半导体基底301:源极区303:漏极区304:栅极介电层306:复晶硅浮置栅极308:上盖氧化层310:复晶硅层间介电层312:复晶珪控制栅极。10:单元区20:周边区100:基底100a、 100b、 100c、 100d:阱区102、 104、 110、 116、 118、 120、 122、 124、 202、 204、 206:光致抗蚀剂层103、 105、 123、 125:离子注入 106、 112:介电层
106a:浮置栅极介电层 108、 114:导电层 108a:浮置4册极 112a:中间介电层 114a:控制4册极112b、 112c:栅极介电层114b、 114c:栅极123a、 123b、 123c、 123d、 125a、 125b:掺杂区
权利要求
1. 一种分离式4册极存储单元，其特征在于，该分离式栅极存储单元包括 一基底；第一阱区及第二阱区，形成于该基底中且分别具有第一导电型及第二导电型；一浮置栅极，设置于该第 一 阱区及该第二阱区的接面上方且与该基底绝缘；一控制栅极，设置于该浮置栅极的侧壁并局部延伸至其上表面，且与该基底及该浮置栅极绝缘；以及一掺杂区，形成于该第二阱区中，具有该第一导电型；其中该第 一 阱区与该掺杂区是分别作为该分离式栅极存储单元的源极与漏极。
2. —种半导体装置，其特征在于，该半导体装置包括 一基底，具有一单元区及一周边区；一分离式栅极存储单元，设置于该单元区的该基底上，包括 第一阱区及第二阱区，形成于该单元区的该基底中且分别具有第一导电型及第二导电型；一浮置栅极，设置于该第 一 阱区及该第二阱区的接面上方且与该基底绝缘；一控制栅极，设置于该浮置栅极的侧壁并局部延伸至其上表面，且与该基底及该浮置栅极绝缘；以及一第一掺杂区，形成于该第二阱区中且相邻于该控制栅极的一侧，具有该第一导电型；以及一第一晶体管，设置于该周边区的该基底上，包括 一第三阱区，形成于该基底中，具有该第一导电型； 一第一栅极，设置于该第三阱区的该基底上，且与其绝缘；以及 一对第二掺杂区，形成于该第 一栅极两侧的该第三阱区中， 具有该第二导电型。
3. 根据权利要求2所述的半导体装置，其特征在于，更包括 一第二晶体管，设置于该周边区的该基底上，包括 一第四阱区，形成于该基底中，具有该第二导电型； 一第二栅极，设置于该第四阱区的该基底上，且与其绝缘；以及一对第三掺杂区，形成于该第二栅极两侧的该第四阱区中， 具有该第一导电型。
4. 根据权利要求3所述的半导体装置，其特征在于，该第二 阱区及该第四阱区是同时分别形成于该单元区及该周边区。
5. 根据权利要求3所述的半导体装置，其特征在于，该第一 掺杂区及所述第三掺杂区是同时分别形成于该第二阱区及该第四 阱区中。
6. 根据权利要求2所述的半导体装置，其特征在于，该第一 阱区及该第 一掺杂区是分别作为该分离式栅极存储单元的源极及 漏极。
7. 根据权利要求2所述的半导体装置，其特征在于，该第一 阱区及该第三阱区是同时分别形成于该单元区及该周边区中。
8. —种半导体装置的形成方法，其特征在于，该半导体装置 的形成方法包括提供一基底，其具有一单元区及一周边区；在该单元区形成具有一第一导电型的一第一阱区，且同时在 该周边区形成具有该第 一导电型的 一 第二阱区；在该单元区形成具有一第二导电型的一第三阱区，且同时在 该周边区形成具有该第二导电型的一第四阱区；在该第 一 阱区及该第三阱区的接面上方形成一浮置栅极； 在该浮置栅^及的侧壁形成 一控制棚-极，并局部延伸至该浮置 栅极的上表面，且同时分别在该第二阱区及该第四阱区上方形成一第一栅极及一第二栅极；在相邻于该控制栅极 一 侧的该第三阱区中形成 一 第 一 掺杂 区，且同时在该第二栅极两侧的该第四阱区中形成一对第二掺杂 区；以及在该第 一栅极两侧的该第二阱区中形成一对第三掺杂区。
9. 根据权利要求8所述的半导体装置的形成方法，其特征在 于，该第一阱区及该第一掺杂区是分别作为该分离式栅极存储单 元的源纟及及漏才及。
10. —种半导体装置的形成方法，其特征在于，包括 提供一基底，其具有一单元区及一周边区； 在该单元区的该基底上形成一浮置栅极； 在该单元区形成具有一第一导电型的一第一阱区，其与该浮置栅极局部重叠，且同时在该周边区形成具有该第一导电型的一 第二阱区；在该单元区形成具有一第二导电型的一第三阱区，其与该浮 置栅极局部重叠，且同时在该周边区形成具有该第二导电型的一 第四阱区；在该浮置栅极的侧壁形成一控制栅极，并局部延伸至该浮置 栅极的上表面，且同时分别在该第二阱区及该第四阱区上方形成 一第一栅极及一第二栅极；在相邻于该控制栅极 一 侧的该第三阱区中形成 一 第 一 掺杂 区，且同时在该第二栅极两侧的该第四阱区中形成一对第二掺杂 区；以及在该第 一栅极两侧的该第二阱区中形成一对第三掺杂区。
11. 根据权利要求10所述的半导体装置的形成方法，其特征 在于，该第 一 阱区及该第 一掺杂区是分别作为该分离式栅极存储 单元的源极及漏极。
全文摘要
本发明揭示一种分离式栅极存储单元与半导体装置及其形成方法。第一阱区及第二阱区，其分别具有第一导电型及第二导电型且形成于一基底中。一浮置栅极，设置于第一阱区及第二阱区的接面上方并与基底绝缘。一控制栅极，设置于浮置栅极的侧壁并局部延伸至其上表面，且控制栅极与基底及浮置栅极绝缘。一具有第一导电型的掺杂区形成于第二阱区中，而第一阱区与掺杂区是分别作为分离式栅极存储单元的源极与漏极。本发明所述的分离式栅极存储单元与半导体装置及其形成方法，在分离式栅极存储单元制造中额外增加的光刻步骤得以减少，以达到节省制造成本的目的。
文档编号H01L29/788GK101145583SQ20061016733
公开日2008年3月19日 申请日期2006年12月27日 优先权日2006年9月13日
发明者庄建祥, 朱文定, 池育德 申请人:台湾积体电路制造股份有限公司