专利名称：制造半导体器件的方法
技术领域：
本发明涉及一种存储器件。更具体而言，本发明涉及一种用于 制造具有被包围通道晶体管的半导体器件的方法。
背景技术：
当单元晶体管的通道长度縮短时，单元通道结构的离子浓度通 常会增高，以便维持该单元晶体管的临界电压。由于单元通道结构的 离子浓度增高，因而在单元晶体管的源极/漏极区域中的电场被增强，
从而增加了漏电流。这导致DRAM结构的刷新特性劣化。此外，当半 导体器件縮小到较小的尺寸时，要有效地控制短通道效应("SCE") 是困难的。因此，例如凹式栅晶体管(又称为"凹式选通晶体管") 及鳍形通道晶体管等晶体管的新结构已经被提出来以增加单元晶体 管的通道长度。
然而，这些半导体器件的结构难以包围晶体管的通道结构，这 降低了栅极可控制性以及器件的性能。因此，需要开发一种改进栅极 可控制性以及器件性能的晶体管结构。
发明内容
本发明的实施例涉及一种用于制造半导体器件的方法，所述半 导体器件包括具有绝缘体上硅(又称为"绝缘硅片"，简称"S0I") 基板的被包围通道晶体管。根据本发明的一个实施例，所述被包围通 道晶体管具有包括底切空间的被包围通道结构以及包围所述被包围 通道结构的栅极结构。
在本发明的另一个实施例中，用于制造半导体器件的方法包括 在SOI半导体基板中形成硅层图案，以限定有源区；利用栅极掩模对 SOI半导体基板中的绝缘膜选择性地形成图案，以形成所述硅层图案
下方的底切空间；以及形成栅极结构，所述栅极结构包括栅电极图案 和形成于所述栅电极图案之上的栅极硬掩模层图案，其中，所述栅电 极图案包围所述硅层图案，从而填充所述底切空间。
图1是根据本发明一个实施例的半导体器件的简化布局。 图2a至图2h是示出根据本发明一个实施例的用于制造半导体 器件的方法的简化横截面图。
具体实施例方式
本发明涉及一种用于制造半导体器件的方法，该半导体器件包 括具有SOI半导体基板的被包围通道晶体管。被包围通道晶体管具有 包括底切空间的被包围通道结构以及包围该被包围通道结构的栅极 结构，从而改进器件的栅极可控制性。因此，可以实现具有低压高速 操作特性的半导体器件。 '
图1示出根据本发明一个实施例的半导体器件的简化布局。该 半导体器件包括由器件隔离结构120限定的有源区101和栅极区 103。
图2a至图2h示出根据本发明一个实施例的用于制造半导体器 件的方法。其中图2a (i)至图2h (i)是沿着根据图1的线I-I'的 横向所截取的横截面图，而2a (ii)至图2h (ii)是沿着根据图1 的线II-II'的纵向所截取的横截面图。
参照图2a至图2c，光阻膜(未示出)形成在SOI半导体基板上， 该基板包括第一硅层210、绝缘膜220和第二硅层230的叠层结构。 利用器件隔离掩模(未示出)曝光和显影光阻膜，以形成限定图1所示 有源区101的光阻膜图案235。利用光阻膜图案235作为蚀刻掩模蚀 刻第二硅层230，以形成硅层图案240。接着，去除光阻膜图案235。 在本发明的一个实施例中，绝缘膜220由二氧化硅(Si02)膜构成， 其厚度范围是从大约2000A至大约3000A。另外，第二硅层230的厚 度范围是从大约800A至大约IOOOA，以获得充分的通道长度。
参照图2d至图2f，光阻膜(未示出)形成在制品的整个表面上 (即，硅层图案240和绝缘膜220之上)。利用栅极掩模(未示出) 曝光和显影光阻膜，以形成限定图1所示栅极区103的光阻膜图案 245。选择性地蚀刻通过光阻膜图案245露出的绝缘膜220以及硅层 图案240下方的绝缘膜220，以形成底切空间250，在该底切空间中， 硅层图案240下方的绝缘膜220被去除。去除光阻膜图案245，以露 出硅层图案240。栅极绝缘膜260形成于露出的硅层图案240之上。 在本发明的一个实施例中，用于绝缘膜220的选择蚀刻工艺通过等向 性湿式蚀刻方法而执行，该方法利用具有充分的蚀刻选择性的HF溶 液。另外，底切空间250的高度范围是沿着竖直方向从大约800A至 大约IOOOA。在另一个实施例中，栅极绝缘膜260选自氧化硅膜、氧 化铪膜、氧化铝膜、氧化锆膜、氮化硅膜及其组合所构成的群组。
参照图2g至图2h，栅极导电层265形成在制品的整个表面上 (即，绝缘膜220和栅极绝缘膜260之上)，以填充硅层图案240 和下方的底切空间250。栅极硬掩模层290形成在栅极导电层265之 上。利用栅极掩模对栅极硬掩模层290和栅极导电层265形成图案， 以形成栅极结构299，该栅极结构包括栅极硬掩模层图案295与栅电 极297的叠层结构，该栅电极包括下栅电极275与上栅电极285的叠 层结构。其中，下栅电极275填充图2f所示的底切空间250，以包 围硅层图案240。在本发明的一个实施例中，栅极导电层265包括下 栅极导电层270与上栅极导电层280的叠层结构。另外，下栅极导电 层270由多晶硅层构成。上栅极导电层280选自钛(Ti)层、氮化钛(TiN) 膜、钨(W)层、铝(A1)层、铜(Cu)层、硅化钨(WSix)层及其组合所构 成的群组。在另一个实施例中，栅极硬掩模层由氮化物膜构成。
如上所述，根据本发明一个实施例的用于制造半导体器件的方 法提供了具有SOI半导体基板的被包围通道晶体管，从而改进栅极可 控制性和操作性能。因此，可以实现具有低压高速操作特性的半导体 器件。
本发明的上述实施例是示例性的而非限制性的。各种的替代形 式及等同实施例都是可行的。本发明并不限于在此所述的沉积、蚀刻 抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体 器件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失 存储器中。考虑到本发明所公开的内容，其它的增加、减少或修改是 显而易见的并且均落入所附权利要求书的范围内。
本申请要求2006年7月24日提交的韩国专利申请案号 10-2006-0069210的优先权，该韩国专利申请案的全部内容以引用的 方式并入本文。
权利要求
1.一种用于制造半导体器件的方法，所述方法包括在SOI半导体基板中形成硅层图案，以限定有源区，所述SOI半导体基板具有绝缘膜；利用栅极掩模对所述SOI半导体基板中的绝缘膜选择性地形成图案，以形成所述硅层图案下方的底切空间；以及形成栅极结构，所述栅极结构包括栅电极图案和形成于所述硅层图案之上的栅极硬掩模层图案，其中，所述栅电极图案包围所述硅层图案，以填充所述底切空间。
2. 根据权利要求1所述的方法，其中，所述SOI半导体基板包括第一硅层、所述绝缘膜和第二硅层的 叠层结构。
3. 根据权利要求2所述的方法，其中，形成所述硅层图案的步 骤包括-提供所述SOI半导体基板； 在所述第二硅层之上形成光阻膜；利用器件隔离掩模曝光和显影所述光阻膜，以形成限定所述有 源区的光阻膜图案；利用所述光阻膜图案作为蚀刻掩模蚀刻所述第二硅层，以形成所述硅层图案；以及去除所述光阻膜图案。
4. 根据权利要求1所述的方法，其中， 所述硅层图案的厚度范围是从大约800A至大约1000A。
5. 根据权利要求1所述的方法，其中，所述绝缘膜由二氧化硅膜构成，其厚度范围是从大约2000A至 大约3000A。
6. 根据权利要求1所述的方法，其中，选择性地蚀刻所述绝缘 膜的步骤包括在所述硅层图案和所述绝缘膜之上形成光阻膜； 利用栅极掩模曝光和显影所述光阻膜，以形成限定所述栅极区 的光阻膜图案；选择性地蚀刻通过所述光阻膜图案露出的所述绝缘膜以及所述 硅层图案下方的所述绝缘膜，以形成所述硅层图案下方的底切空间； 以及去除所述光阻膜图案。
7. 根据权利要求1所述的方法，其中，选择性地蚀刻所述绝缘膜的步骤通过等向性湿式蚀刻方法而执行。
8. 根据权利要求7所述的方法，其中， 所述等向性湿式蚀刻方法利用HF溶液而执行。
9. 根据权利要求1所述的方法，其中，所述底切空间的高度范围是沿着竖直方向从大约800A至大约 1000Ao
10. 根据权利要求1所述的方法，其中，形成所述栅极结构的步 骤包括在包括所述硅层图案的制品的整个表面上形成栅极导电层，并填充所述底切空间；在所述栅极导电层之上形成栅极硬掩模层；以及 利用所述栅极掩模对所述栅极硬掩模层和所述栅极导电层形成图案，以形成所述栅极结构，所述栅极结构包括所述栅极硬掩模层图 案与所述栅电极的叠层结构，其中，所述栅电极包围所述硅层图案， 从而填充所述底切空间。
11. 根据权利要求IO所述的方法，其中，所述栅极导电层包括下栅极导电层与上栅极导电层的叠层结构。
12. 根据权利要求ll所述的方法，其中， 所述下栅极导电层由多晶硅层构成。
13. 根据权利要求ll所述的方法，其中，所述上栅极导电层选自钛层、氮化钛(TiN)膜、钨层、铝层、 铜层、硅化鸭(WSix)层及其组合所构成的群组。
14. 根据权利要求1所述的方法，还包括在所述硅层图案与所述 栅极结构的界面处形成栅极绝缘膜。
15. 根据权利要求14所述的方法，其中，所述栅极绝缘膜选自氧化硅膜、氧化铪膜、氧化铝膜、氧化锆 膜、氮化硅膜及其组合所构成的群组。
全文摘要
本发明公开一种用于制造半导体器件的方法，所述方法包括在SOI半导体基板中形成硅层图案，以限定有源区；利用栅极掩模对所述SOI半导体基板中的绝缘膜选择性地形成图案，以形成所述硅层图案下方的底切空间；以及形成栅极结构，所述栅极结构包括栅电极图案和形成于所述栅电极图案之上的栅极硬掩模层图案。所述栅电极图案包围所述硅层图案，从而填充所述底切空间。
文档编号H01L21/84GK101114586SQ20061016728
公开日2008年1月30日 申请日期2006年12月15日 优先权日2006年7月24日
发明者吴泰京 申请人:海力士半导体有限公司