专利名称：制作叠层小片封装的方法
技术领域：
本发明涉及集成电路(IC)的封装，更具体地说涉及制作叠层小片封装的方法。
背景技术：
叠层小片封装的特征在于，将两个或更多的小片层叠在一单个封装内。两个或更多的小片在一单个封装内的层叠在不增大其底面积(footprint)的前提下提高了封装的功能集成。目前，叠层小片封装中的小片通常只是引线接合小片，或者是引线结合小片和倒装晶片小片的组合。大多数形成叠层倒装晶片包装的已知方法都很复杂且成本很高。现有方法的另一缺点是小片被层叠的顺序不灵活。例如，一些方法要求不同尺寸的小片从底部最大到顶部最小的顺序来层叠。
然而，因为与使用倒装晶片接线相关的缺点，半导体设备制造商正在开发在单个封装中层叠多个倒装晶片的方法。期望一种仅用倒装晶片小片来形成叠层封装的简单且便宜的方法。
在结合附图阅读时，能更好地理解本发明优选实施例的以下详细描述。本发明以举例的方式示出并且不受附图的限制，在附图中同样的附图标记表示类似的元件。应当理解，附图并不是按比例的并且为了易于理解本发明的目的而进行了简化。
图1是根据本发明一个实施例的其上形成有多个小片叠层的基片的放大横截视图；图2是图1所示小片叠层之一的放大顶视图；图3是根据本发明一个实施例的小片叠层的放大顶视图；图4是根据本发明另一实施例的小片叠层的放大顶视图；图5是根据本发明一个实施例的多个层叠小片封装的放大横截视图；图6是图5所示层叠小片封装的放大横截视图；图7是根据本发明另一实施例的其上形成有多个小片叠层的多个引线框的放大横截视图；图8是由塑封材料(mold compound)封装的图7所示小片叠层的放大横截视图；图9是图8所示被封装的小片叠层被单一化以形成各个叠层小片封装的放大横截视图；和图10是图9所示叠层小片封装之一的放大横截视图。
具体实施例方式
以下结合附图给出的详细描述将作为本发明目前视为优选的实施例的描述，而非要表示可实践本发明的唯一方式。应当理解的是，相同或等同功能可由将涵盖在本发明精神和范围内的不同实施例来完成。在附图中，同样的附图标记在全文中用来表示同样的元件。
本发明提供了一种制作叠层小片封装的方法，包括步骤将第一倒装晶片小片置于底座上并将第一倒装晶片小片电连接至底座。第二倒装晶片小片背靠背地附着至第一倒装晶片小片并且由多根绝缘导线电连接至底座。
本发明还提供了一种制作叠层小片封装的方法，包括步骤将第一倒装晶片小片置于底座上并将第一倒装晶片小片电连接至底座。具有焊垫面阵的第二倒装晶片小片背靠背地附着至第一倒装晶片小片，并且由多根绝缘导线电连接至底座。
本发明还提供了一种制作多个叠层小片封装的方法，包括步骤将多个第一倒装晶片小片置于底座上并将第一倒装晶片小片电连接至底座。多个第二倒装晶片小片背靠背地附着至相应的第一倒装晶片小片。第二倒装晶片小片由多根绝缘导线电连接至底座。进行模塑操作来封装第一和第二倒装晶片小片、绝缘导线以及底座的至少一部分。
图1、2和5是示出根据本发明实施例制作多个叠层小片封装10的方法的放大横截视图。现在参照图1，其中示出了其上形成有多个小片叠层14的底座12。每个小片叠层14包括布置在底座12上并与之电连接的第一倒装晶片小片16、以及背靠背地附着至第一倒装晶片小片16的第二倒装晶片小片18。第二倒装晶片小片18由多根绝缘导线20电连接至底座12。第二倒装晶片小片18给整体封装提供了额外的IO功能性和应用。
在这个具体例子中，底座12是比如模塑阵列封装-球栅阵列(MAP-BGA)基片或单带塑料球栅阵列(PBGA)之类的基片。然而，本领域的技术人员将能理解到，本发明中的底座12并不限于基片。底座12可以是例如引线框(参见图6-8中的底座152，如下所述)。
如图1所示，第一倒装晶片小片16由多个倒装晶片接线22电连接至底座12。通过将多个倒装晶片凸起与底座12上多个相应焊垫相反地布置在第一倒装晶片小片16的一侧(前侧)上并且使倒装晶片凸起受到热和/或振动(这是现有技术中已知的)来将第一小片16上的倒装晶片凸起电结合至底座12上的焊垫，就形成了倒装晶片接线22。在第一倒装晶片小片电结合至底座12之后，优选地进行回流(reflow)操作。
第二倒装晶片小片18由胶粘材料24(比如胶带或环氧树脂)附着至相应的第一倒装晶片小片16，如同本领域技术人员已知的。在这个具体例子中，第一和第二倒装晶片小片16和18具有大致相等的长度和大致相等的宽度。然而，可以理解的是，本发明并不限于这样的小片叠层顺序；在可选实施例中，第二倒装晶片小片18可以比第一倒装晶片小片16稍大或稍小(参见图3和4，如下所述)。本发明使叠层小片封装的设计具有适应于多种叠层顺序的灵活性。通常第一和第二倒装晶片小片的尺寸范围可以从4mm×4mm至12mm×12mm。然而，顶部和底部的小片16和18可以小到1mm2(如倒装晶片QFN小片的情况)和大到20mm2(如处理器小片的情况)。第一和第二倒装晶片小片16和18可以具有相同的厚度，然而，这不是必须的。根据所需要的最后封装轮廓厚度，第一和第二倒装晶片小片16和18的厚度范围从大约2密尔(背面研磨的)至大约30密尔(完全晶片厚度)。每个第一和第二倒装晶片小片16和18是本领域技术人员已知的类型，比如处理器晶片、专用集成电路(ASIC)等，并且这些部件的进一步描述对于完全理解本发明来说是不需要的。
绝缘导线20包括覆盖有绝缘材料的导电芯部。导电芯部优选地包括金或铜，而电绝缘材料是有机绝缘涂层，优选地厚度为约0.5μm至约2.0μm。从如图1中能看出，导线20可以彼此交叉。然而，因为导线20是绝缘的，导线20可以彼此交叉而不会短路。因此，每个第二倒装晶片小片18的整个表面就能用来形成互连，例如通过面阵导线接合。
现在参照图2，其中示出了图1所示小片叠层14之一的放大顶视图。从图2中能看出，第二倒装晶片小片18包括多个沿着其周边定位的小片焊垫30。然而，可以理解的是，本发明并不限于第二倒装晶片小片18上小片焊垫30的布置。在可选实施例中，小片焊垫30能以面阵的方式布置。绝缘导线20的第一端接合至形成于第二倒装晶片小片18的小片焊垫30上的多个凸起，而绝缘导线20的第二端接合至底座12上相应的焊迹或焊垫34。在可选实施例中，绝缘导线20的第一端直接接合至第二倒装晶片小片18的小片焊垫30上，从而就无需第二倒装晶片小片18具有凸起。使用不凸起的倒装晶片小片降低了制造成本。
图3和4是与图2所示小片叠层14具有不同层叠顺序的小片叠层40和60的放大顶视图。
现在参照图3，小片叠层40具有层叠在较大第一倒装晶片小片44上的较小第二倒装晶片小片42。第一倒装晶片小片44经由多个倒装晶片接线48(以虚线示出)电连接至底座46，而第二倒装晶片小片42经由多根绝缘导线50电连接至底座46。绝缘导线50的第一端接合至第二倒装晶片小片42相应小片焊垫上的相应凸起52，而绝缘导线50的第二端接合至底座46上相应的焊迹或焊垫54。
现在参照图4，小片叠层60具有层叠在较小第一倒装晶片小片64上的较大第二倒装晶片小片62。第一倒装晶片小片64经由多个倒装晶片接线68(以虚线示出)电连接至底座66，而第二倒装晶片小片62经由多根绝缘导线70电连接至底座66。绝缘导线70的第一端接合至第二倒装晶片小片62相应小片焊垫上的相应凸起72，而绝缘导线70的第二端接合至底座66上相应的焊迹或焊垫74。
现在参照图5，其中示出了图1所示的叠层小片封装10。在叠层小片封装10上执行模塑操作，其用塑封材料36(比如半导体封装中常用的环氧树脂塑封材料)将第一和第二倒装晶片小片16和18、绝缘导线20以及底座12的至少一部分封装起来。多个焊球36可利用焊膏丝网印刷方法或者借助于熔融或者借助于本领域已知的其它附着方法而附着至底座12。通过执行单一化操作(比如锯切单一化)来将邻近的小片叠层14沿着垂直线A-A、B-B和C-C分离从而形成单个的叠层小片封装10。在这个具体例子中，单一化操作是在焊球38附着至底座12之后进行。然而，本领域的技术人员将能理解到，单一化操作也能在焊球38附着至底座12之前进行。
图6是根据上述步骤形成的叠层小片封装39的放大横截视图。叠层小片封装39包括背靠背地层叠并且彼此间用胶粘材料24附着的第一和第二倒装晶片小片16和18。第一倒装晶片小片16由倒装晶片接线(例如焊料凸起)22电连接至基片12。第二倒装晶片小片18由绝缘导线20电连接至基片12。绝缘导线20在一端处接合至形成于第二倒装晶片小片18的表面上的焊料凸起23或者直接接合至倒装晶片焊垫而不使用焊料凸起。第一和第二叠层倒装晶片小片16和18、绝缘导线20以及基片12的顶面由塑封材料36所覆盖。焊球38附着至基片12的底面以允许叠层小片封装39连接至其它电子零件。
图7至9是示出根据本发明另一实施例制作多个叠层小片封装的方法的放大横截视图。
现在参照图7，其中示出了其上形成有多个小片叠层82的底座80。每个小片叠层82包括布置在底座80上并与之电连接的第一倒装晶片小片84、以及背靠背地附着至第一倒装晶片小片84的第二倒装晶片小片86。第二倒装晶片小片86由多根绝缘导线88电连接至底座80。
在这个具体例子中，底座80是引线框，比如四侧扁平无引脚(QFN)的引线框。引线框80设在引线框阵列中。胶带90(比如模塑掩蔽胶带)附着至底座80的一侧。第一倒装晶片小片84经由多个倒装晶片接线92电连接至底座80。倒装晶片接线90通过将多个倒装晶片凸起(未示出)与底座80上的多根引线(未示出)相反地布置在第一倒装晶片小片84上并且使倒装晶片凸起受到热而形成，从而在第一倒装晶片小片84和底座80之间就形成了倒装晶片接线92。
第二倒装晶片小片86由胶粘材料(比如本领域技术人员已知的胶带或环氧树脂)附着至相应的第一倒装晶片小片84。尽管在这个具体例子中第一和第二倒装晶片小片84和86具有大致相等的长度和大致相等的宽度，然而可以理解到本发明并不限于这样的小片叠层顺序。如前所述，第二倒装晶片小片86可以比第一倒装晶片小片84稍大或稍小。通常第一和第二倒装晶片小片的尺寸范围可以从1mm×1mm至20mm×20mm。第一和第二倒装晶片小片84和86还可具有相等的厚度，然而并不是必须如此。根据所需的最终封装轮廓厚度，第一和第二倒装晶片小片84和86的厚度范围可以从大约2密尔至大约30密尔。每个第一和第二倒装晶片小片84和86是本领域技术人员已知的类型，并且这些部件的进一步描述对于完全理解本发明来说是不需要的。
在这个具体例子中，绝缘导线88的第一端接合至第二倒装晶片小片86的相应小片焊垫(未示出)上的相应凸起96，而绝缘导线88的第二端接合至底座80。如前所述，在可选实施例中，绝缘导线88的第一端可直接接合至第二倒装晶片小片86相应的小片焊垫。每个第二倒装晶片小片86的小片焊垫能以面阵的方式布置或者沿着第二倒装晶片小片86的周边布置。如图7所示，至少一根导线88与另一根交叉。然而，如前所述，导线88的交叉不会导致短路，因为导线88是绝缘的。绝缘导线88包括覆盖有绝缘材料的导电芯部。如前所述，导电芯部优选地包括金或铜，而电绝缘材料是有机绝缘涂层，优选地厚度为约0.5μm至约2.0μm。
现在参照图8，图7所示的小片叠层82由塑封材料98(比如半导体封装中常用的环氧树脂塑封材料)所封装。更具体地，用塑封材料98执行模塑操作来封装第一和第二倒装晶片小片84和86、绝缘导线88以及底座80的至少一部分。
现在参照图9，将胶带90从图7所示封装的小片叠层82上移除。通过执行单一化操作(比如锯切单一化)来将邻近的小片叠层82沿着垂直线D-D、E-E和F-F分离从而形成单个的叠层小片封装。在这个具体例子中，单一化操作是在将胶带90从底座80移除之后进行。然而，本领域的技术人员将能理解到，单一化操作也可以在将胶带90从底座80移除之前进行。
图10示出了根据以上参照图7-9所述工艺形成的QFN型叠层倒装晶片小片封装100。要注意的是，底座80的一部分沿着封装100的底部和侧面暴露。
虽然已经描述了制作叠层小片封装的方法，但是本发明还涉及叠层小片封装，其包括底座、布置在底座上并与之电连接的第一倒装晶片小片、以及背靠背地附着至第一倒装晶片小片并由多根绝缘导线电连接至底座的第二倒装晶片小片。至少一根绝缘导线与另一根交叉。
绝缘导线的第一端可接合至第二倒装晶片小片的相应小片焊垫上的相应凸起，而绝缘导线的第二端接合至底座。在可选实施例中，绝缘导线的第一端可接合至第二倒装晶片小片相应的小片焊垫。第二倒装晶片小片的小片焊垫可沿着第二倒装晶片小片的周边布置或者以面阵的方式布置。
第一和第二倒装晶片小片可具有大致相等的长度和大致相等的宽度。在可选实施例中，第二倒装晶片小片可大于第一倒装晶片小片。
底座可以为基片或引线框。第一倒装晶片小片可由多个倒装晶片凸起电连接至底座。第二倒装晶片小片可用胶带或环氧树脂附着至第一倒装晶片小片。
从前述描述中很明显，本发明提供了一种制作叠层倒装晶片封装的简单且便宜的方法，其允许了倒装晶片小片层叠顺序的变化。本发明能利用现有半导体装配设备来实施。因此，无需另外的资本投资。
对于本发明优选实施例的描述已经为了示出和描述的目的给出，但是这并非穷尽的或者将本发明限制于所公开的形式。本领域技术人员将理解到，在不偏离其宽泛的创造性概念之下，能对上述实施例作出变化。例如，可以改变各个步骤中小片的尺寸和大小以适应于所需的封装设计。因此，可以理解的是，本发明并不限于所公开的具体实施例，而是应当覆盖本发明如所附权利要求所限定的精神和范围之内的变型。
权利要求
1.一种制作叠层小片封装的方法，包括将第一倒装晶片小片置于底座上；将第一倒装晶片小片电连接至底座；将第二倒装晶片小片背靠背地附着至第一倒装晶片小片；和用多根绝缘导线将第二倒装晶片小片电连接至底座。
2.根据权利要求1的制作叠层小片封装的方法，其中绝缘导线的第一端接合至第二倒装晶片小片相应的小片焊垫并且绝缘导线的第二端接合至底座。
3.根据权利要求2的制作叠层小片封装的方法，其中第二倒装晶片小片的小片焊垫以面阵的方式布置。
4.根据权利要求2的制作叠层小片封装的方法，其中第二倒装晶片小片的小片焊垫沿着第二倒装晶片小片的周边设置。
5.根据权利要求1的制作叠层小片封装的方法，其中绝缘导线的第一端接合至第二倒装晶片小片的相应小片焊垫上的相应凸起并且绝缘导线的第二端接合至底座。
6.根据权利要求5的制作叠层小片封装的方法，其中第二倒装晶片小片的小片焊垫以面阵的方式布置。
7.根据权利要求5的制作叠层小片封装的方法，其中第二倒装晶片小片的小片焊垫沿着第二倒装晶片小片的周边设置。
8.根据权利要求1的制作叠层小片封装的方法，其中第一和第二倒装晶片小片具有大致相等的长度和大致相等的宽度。
9.根据权利要求1的制作叠层小片封装的方法，其中第二倒装晶片小片大于第一倒装晶片小片。
10.根据权利要求1的制作叠层小片封装的方法，其中至少一根绝缘导线与绝缘导线中的另一根交叉。
11.根据权利要求1的制作叠层小片封装的方法，还包括执行模塑操作来封装第一和第二倒装晶片小片、绝缘导线以及底座的至少一部分。
12.根据权利要求11的制作叠层小片封装的方法，其中第二倒装晶片小片由胶带和环氧树脂之一附着至第一倒装晶片小片。
13.根据权利要求12的制作叠层小片封装的方法，其中底座是基片和引线框之一。
14.根据权利要求13的制作叠层小片封装的方法，其中第一倒装晶片小片由多个倒装晶片接线电连接至底座。
15.一种制作叠层小片封装的方法，包括将第一倒装晶片小片置于底座上；将第一倒装晶片小片电连接至底座；将第二倒装晶片小片背靠背地附着至第一倒装晶片小片，第二倒装晶片小片具有小片焊垫面阵；和用多根绝缘导线将第二倒装晶片小片电连接至底座。
16.根据权利要求15的制作叠层小片封装的方法，还包括执行模塑操作来封装第一和第二倒装晶片小片、绝缘导线以及底座的至少一部分。
17.根据权利要求15的制作叠层小片封装的方法，其中第一和第二倒装晶片小片具有大致相等的长度和大致相等的宽度。
18.根据权利要求15的制作叠层小片封装的方法，其中第二倒装晶片小片大于第一倒装晶片小片。
19.一种制作多个叠层小片封装的方法，包括将多个第一倒装晶片小片置于底座上；将第一倒装晶片小片电连接至底座；将多个第二倒装晶片小片背靠背地附着至相应的第一倒装晶片小片，从而形成多个小片叠层；用多根绝缘导线将第二倒装晶片小片电连接至底座；和执行模塑操作来封装第一和第二倒装晶片小片、绝缘导线以及底座的至少一部分。
20.根据权利要求19的制作多个叠层小片封装的方法，还包括执行单一化操作来将相邻的小片叠层分离，从而形成所述的多个叠层小片封装。
全文摘要
一种制作叠层小片封装的方法包括将第一倒装晶片小片(16)置于底座(12)上并且将第一倒装晶片小片(16)电连接至底座(12)。第二倒装晶片小片(18)背靠背地附着至第一倒装晶片小片(12)并且由多根绝缘导线(20)电连接至底座(12)。塑封材料(36)形成于第一和第二小片以及底座的一个表面上。
文档编号H01L21/56GK1937194SQ20061015409
公开日2007年3月28日 申请日期2006年9月22日 优先权日2005年9月23日
发明者卢威耀 申请人:飞思卡尔半导体公司