专利名称：小尺寸接触孔双极型制造工艺的利记博彩app
技术领域：
本发明涉及一种双极型制造工艺，更具体地说，本发明涉及一种小尺 寸接触孔双极型制造工艺。
背景技术：
在半导体的制造工艺中，双极型(Bipolar)是一种常规的制造工艺， 对于现有的制造工艺来说，其中的接触孔尺寸最小一般为3微米x4微米， 孔的结深在2微米左右。采用现有工艺制造的集成电路不仅芯片面积大， 且只能应用在低频场合。随着集成电路的发展，经常需要一种中压、高频 且芯片面积很小的高性能集成电路。因此，如何缩小接触孔的尺寸就成了 其中重要的一个技术问题，较小的接触孔尺寸能够满足客户对于中压高频 的需求，通过采用簿的外延层和自对准工艺就能大大缩小了芯片尺寸，提高了集成度。此外，较小的接触孔尺寸能够使得器件的结深也相应的减小， 从而使结电容变小，频率特性提高，使该器件适用于高频场合。可以预见的是，小尺寸接触孔的双极型制造工艺具有广泛的应用前景， 本发明旨在提供一种能够实现中压、高频且芯片面积很小的高性能集成电 路的小尺寸接触孔双极型制造工艺。发明内容本发明的目的是提供一种能够实现中压、高频且芯片面积很小的高性 能集成电路的小尺寸接触孔双极型制造工艺。根据本发明，提供一种小尺寸接触孔双极型制造工艺，包括一般双极 性制造工艺，其中，所述接触孔尺寸为1.5微米xl.5微米，结深是0.3微米。根据本发明的实施例，开孔的步骤中采用干法刻蚀和湿法刻蚀结合的 方法。制作发射区的步骤中选择发射区的退火温度与时间使得离子激活并 且使杂质达到预定的分布。采用As元素大剂量注入作为发射区。杂质注入 使用厚的氧化层作阻挡以实现自对准。采用SOG平坦化工艺从而减小台 阶的高度。所述制造工艺中的外延生长步骤为低压外延生长。根据本发明的一实施例，所述制造工艺具体包括如下步骤在P型衬 底上制造N型埋层、在P型衬底上制造P型埋层、外延生长、制作氧化层、 隔离、制作DP阱、深磷注入、制作基区、制作电阻层、浓硼注入、制作 发射区、电容光刻、开孔、第一层铝布线、制造接触孔、第二层铝布线、 制作钝化层，其中，所述外延生长釆用低压外延生长产生薄外延层。采用本发明的技术方案，根据本发明所揭示的小尺寸接触孔双极型制 造工艺，解决了小尺寸接触孔引线孔开孔、NPN的饱和压降偏高、通孔接 触电阻大和衬底PNP管的CE击穿电压偏低等难问题而满足客户对一种中 压、高频且芯片面积很小的高性能集成电路的需求。
本发明的特征、性质和优势将通过下面结合附图和实施例的说明而变 得更加明显，在附图中相同的附图标记始终表示相同的特征，其中，图1是根据本发明一实施例的制造工艺中BN层推进步骤的示意图。 图2是根据本发明一实施例的制造工艺中BP层推进步骤的示意图。 图3是根据本发明一实施例的制造工艺中N型外延生长步骤的示意图。图4是根据本发明一实施例的制造工艺中氧化层制作步骤的示意图。 图5是根据本发明 一 实施例的制造工艺中隔离步骤的结构示意图。 图6是根据本发明 一实施例的制造工艺中深磷注入步骤的示意图。 图7是根据本发明 一 实施例的制造工艺中制作基区步骤的示意图。 图8是根据本发明一实施例的制造工艺中浓硼注入步骤的示意图。 图9是根据本发明一实施例的制造工艺中定义发射区步骤的示意图。 图10是根据本发明 一 实施例的制造工艺中进行开孔步骤的示意图。 图11是根据本发明一实施例的制造工艺中进行第一层铝布线步骤的 示意图。
图12是根据本发明一实施例的制造工艺中进行开孔步骤的示意图。 图13是根据本发明一实施例的制造工艺中进行第二层铝布线步骤的 示意图。图14是根据本发明的制造工艺所制造的NPN晶体管的结构示意图。 图15是根据本发明的制造工艺所制造的水平PNP晶体管的结构示意图。图16是根据本发明的制造工艺所制造的垂直PNP晶体管的结构示意图。图17是根据本发明的制造工艺所制造的基区(SP)电阻和IR电阻的 结构示意图。图18是根据本发明的制造工艺所制造的MOS电容的结构示意图。
具体实施方式
下面结合附图和实施例进 一 步说明本发明的技术方案。 本发明是提供一种小尺寸接触孔双极型制造工艺，包括一般双极性制 造工艺，其中，接触孔尺寸为1.5微米x1.5微米，结深是0.3微米。根据 本发明的一实施例，较佳的方式是，开孔的步骤中采用干法刻蚀和湿法刻 蚀结合的方法。制作发射区的步骤中选择发射区的退火温度与时间使得离 子激活并且使杂质达到预定的分布。采用As元素大剂量注入作为发射区。 杂质注入使用厚的氧化层作阻挡以实现自对准。采用SOG平坦化工艺从 而减小台阶的高度。所述制造工艺中的外延生长步骤为低压外延生长。根据本发明的 一 实施例，本发明的制造工艺具体包括如下步骤在P 型衬底上制造N型埋层、在P型衬底上制造P型埋层、外延生长、制作氧 化层、隔离、制作DP阱、深磷注入、制作基区、制作电阻层、浓硼注入、 制作发射区、电容光刻、开孔、第一层铝布线、制造接触孔、第二层铝布 线、制作钝化层，其中，外延生长采用低压外延生长产生薄外延层。图1 到图13示出了根据本发明的 一 实施例的制造工艺的流程以及其中部分步 骤的示意图。
制造工艺流程示例在P型衬底上制造N型埋层，图1是进行BN层推进步骤的示意图， 即在P型衬底上制造N型埋层，其具体包括如下的步骤在P型衬底上进 行氧化、刻BN窗口、注入锑离子制作N型埋层(BN层)，然后进行BN 推进和去氧化层从而形成BN层。在P型衬底上制造P型埋层，图2是BP层推进步骤的示意图，即在 P型衬底上制造P型埋层，其具体包括如下的步骤在P型衬底上进行氧 化、刻蚀BP窗口、注入硼离子制作P型埋层(BP层)，然后进行BP推 进和去氧化层从而形成BP层。外延生长，图3是进行N型外延生长步骤的示意图。需要说明的是， 此处采用低压外延生长工艺制作出薄的外延层N-EPI。这是本发明的制造 工艺中的主要特点之一。制作氧化层，图4是进行氧化层制作步骤的示意图，具体包括如下步 骤光刻定义氧化层(OD)区域、OD氧化。隔离，图5是进行隔离步骤的示意图，具体包括如下的步骤光刻、 带胶注入硼、去胶。图5中的钭线部分代表胶，带胶注入的硼离子将被用 来形成DP阱，如后一个步骤所描述的。制作DP阱，DP阱由隔离步骤中带胶注入的硼离子形成，该步骤同样 参考图5。深磷注入，图6是进行深磷步骤的示意图，具体包括如下步骤光刻、 带胶注入磷、去胶、隔离和深磷推进。其中所注入的深磷将会形成DN阱， 光刻、带胶注入磷、去胶步骤和之前的光刻、带胶注入硼、去胶类似，图 6中就不再重复说明，该步骤之后，所注入的深磷离子将会形成DN阱。制作基区，图7是制作基区步骤的示意图，具体包括如下步骤是光 刻、带胶硼注入、去胶。带胶注入的硼离子将形成基区SP。制作电阻层，该步骤同样包括光刻、带胶注入和去胶，和之前的步骤 相类似。浓硼注入，图8是浓硼注入步骤的示意图，具体包括如下步骤光刻、 带胶硼注入、去胶、浓硼区([)B)预推进。通过图8可见，该步骤之后将200610148724.6说明书第5/7页在基区(SP)和DP阱中形成浓硼区(DB)。制作发射区，图9是本发明的制作发射区的步骤的示意图，其具体包 括如下步骤光刻、带胶砷注入、，去胶、砷离子(SN)推进。在该实施例 中，采用As大注入剂量作为发射区，这也是本发明的制造工艺的特点之一，并且使杂质达到预定的分布，这也是本发明的主要特点之一。电容光刻，该步骤主要包括光刻和氮化硅(Si3N4)沉积步骤。开孔，图10是本发明开孔步骤的示意图，具体包括如下步骤在该实施例中，采用干法刻蚀和湿法刻蚀结合的方法，实现了直径1.5微米的小尺寸孔开孔。该实施例中接触孔的尺寸是1.5微米x1.5微米，结深是0.3微米。第一层铝布线，图11是进行第一层铝布线的步骤的示意图，具体包括 如下的步骤光刻、铝淀积，图11中的Al ( 1 )层表示第一层铝布线。制造接触孔，图12是进行制造接触孔(通孔)步骤后的结构示意图， 具体包括如下步骤介质层淀积、光刻通孔。其中位于AI (1)层上的斜 线阴影层表示介质层，在淀积了介质层之后，还需要在介质层上同样进行 开孔。第二层铝布线，图13是本发明的进行第二层铝布线步骤的示意图，具 体包括如下步骤铝淀积、光刻、刻铝。其中Al (2)层表示第二层铝布 线。制作钝化层，最后进行的步骤是钝化层制作，具体包括如下步骤 PSG/SbN4淀积、光刻、开压焊孔。根据本发明的一实施例，采用了LOCOS工艺、所有的杂质注入都用 厚氧化层作阻挡以实现自对准并且采用SOG平坦化工艺，减小台阶的高 度。器件示例 NPN晶体管参考图14,图14是根据本发明的制造工艺所制造的NPN晶体管的结
构示意图。其中，该器件形成在N型埋层(BN层)上，使用P型埋层(BP 层)、DP阱以及其中的浓硼区(DB)进行器件的隔离。在BN层中形成 DN阱，进一步在DN阱中形成SN区，该部分形成NPN晶体管的集电极 C。继续参考图14，在BN层上方形成基区SP，并在基区SP中形成浓硼 区DB，该部分形成NPN晶体管的基极B,在基区SP中还通过注入砷离 子形成SN区，该部分形成NPN晶体管的发射极E。横向PNP晶体管参考图15，图15是根据本发明的制造工艺所制造的水平PNP晶体管 的结构示意图。其中，该器件形成在N型埋层(BN层)上，使用P型埋 层(BP层)、DP阱以及其中的浓硼区(DB)进行器件的隔离。在BN层 上方形成数个基区SP,并在这些基区SP中形成浓硼区DB,这些浓硼区 DB分别形成横向PNP晶体管的集电极C和发射极E。继续参考图15，在 N型埋层(BN层)上方还通过注入砷离子形成SN区，该部分形成横向 PNP晶体管的基极B。垂直PNP晶体管参考图16，图16是根据本发明的制造工艺所制造的垂直PNP晶体管 的结构示意图。P型埋层(BP层)、DP阱以及其中的浓硼区(DB)进行 器件的隔离，同时，该部分还形成垂直PNP晶体管的发射极C。通过注入 砷离子形成SN区，该部分形成垂直PNP晶体管的基极B。形成基区SP, 并在基区SP中形成浓硼区DB，该部分形成垂直PNP晶体管的发射极E。SP或IR电阻参考图17,图17是根据本发明的制造工艺所制造的基区(SP)电阻 和IR电阻的结构示意图。该器件形成在N型埋层(BN层)上，使用P型 埋层(BP层)、DP阱以及其中的浓硼区(DB)进行器件的隔离。在BN 层上方形成基区SP或者IR,在基区SP或者IR的两侧形成浓硼区DB, 浓硼区DB引出SP或IR电阻的引脚，构成SP或IR电阻。MOS电容参考图18,图18是根据本发明的制造工艺所制造的MOS电容的结 构示意图。MOS电容使用P型埋层(BP层)、DP阱以及其中的浓硼区 (DB)进行器件的隔离。首先形成基区SP作为底面，在底面上铺设电容 氧化物，之后再在电容氧化物上铺设金属作为顶面，构成MOS电容。采用本发明的技术方案，根据本发明所揭示的小尺寸接触孔双极型制 造工艺，解决了小尺寸接触孔引线孔开孔、NPN的饱和压降偏高、通孔接 触电阻大和衬底PNP管的CE击穿电压偏低等难问题而满足客户对一种中 压、高频且芯片面积很小的高性能集成电路的需求。虽然本发明的技术方案已经结合较佳的实施例说明于上，但是本领域 的技术人员应该理解，对于上述的实施例的各种修改或改变是可以预见的， 这不应当被视为超出了本发明的保护范围，因此，本发明的保护范围不限 于上述具体描述的实施例，而应该是符合此处所揭示的创新性特征的最宽 泛的范围。
权利要求
1. 一种小尺寸接触孔双极型制造工艺，包括一般双极型制造工艺，其特征在于，所述接触孔尺寸为1.5微米×1.5微米，结深是0.3微米。
2. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 开孔的步骤中采用干法刻蚀和湿法刻蚀结合的方法。
3. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 制作发射区的步骤中选择发射区的退火温度与时间使得离子激活并且使杂 质达到预定的分布。
4. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 采用As元素大剂量注入作为发射区。
5. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 杂质注入使用厚的氧化层作阻挡以实现自对准。
6. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 采用SOG平坦化工艺从而减小台阶的高度。
7. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 所述制造工艺中的外延生长步骤为低压外延生长。
8. 如权利要求1所述的小尺寸接触孔双极型制造工艺，其特征在于， 具体包括如下步骤在P型衬底上制造N型埋层、在P型衬底上制造P型埋层、外延生 长、制作氧化层、隔离、制作DP阱、深磷注入、制作基区、制作电阻层、 浓硼注入、制作发射区、电容光刻、开孔、第一层铝布线、制造接触孔、第二层铝布线、制作钝化层，其中，所述外延生长采用低压外延生长产生 薄外延层。
全文摘要
本发明揭示了一种1.5μm双极型Bipolar工艺，工艺流程包括在P衬底上进行N型埋层、P型埋层、做外延、OD、隔离、深磷、定义基区、做电阻层、浓硼、发射区、电容、开孔、第一层铝布线、通孔、第二层铝布线、做钝化层的步骤，其特征在于采用薄外延层；自对准技术；1.5μm的最小孔。采用本发明的技术方案，采用本发明所揭示的1.5μm自对准双层布线15V双极型工艺，解决了1.5μm引线孔开孔，NPN的饱和压降偏高，通孔接触电阻大和衬底PNP管的CE击穿电压偏低等难题从而满足客户对一种中压、高频且芯片面积很小的高性能集成电路的需求。
文档编号H01L21/8222GK101211843SQ20061014872
公开日2008年7月2日 申请日期2006年12月30日 优先权日2006年12月30日
发明者詹佳文 申请人:上海先进半导体制造股份有限公司