专利名称：集成电路及其形成方法
技术领域：
本发明涉及CMOS FET器件，并且更具体地涉及制造FET器件的方法，其中在形成源/漏扩展的步骤之前形成偏移隔层，接着形成侧壁隔层，从而制造出器件。
背景技术：
在制造CMOS(互补金属氧化物半导体)FET(场效应晶体管)器件(下文称作MOSFET器件)的工艺中，在该工艺的中间点(intermediate point)期间，在掺杂的半导体衬底的顶表面上形成下方的栅极介质和上方的多晶硅的栅极电极叠层。在MOSFET器件的每一个下方，沟道将直接位于半导体衬底中栅极电极下方。随后，在栅极电极叠层的垂直侧壁上形成由例如氧化硅的介质材料组成的偏移隔层，以保护位于栅极电极叠层下方的沟道在形成源/漏扩展的随后步骤期间不会向其中导入反掺杂剂(counterdopant)。随后，通过除栅极电极叠层之外采用掺杂剂的轻注入在半导体衬底的表面中的反掺杂区(counterdoping regions)，形成源/漏扩展。然后，在偏移隔层的侧壁上形成由例如氮化硅的材料组成的侧壁隔层，以提供随后形成的源/漏区的沟道的进一步的间隔。
传统上，通过在栅极电极叠层的侧壁上沉积和/或生长均匀的氧化硅层，接着执行各向异性刻蚀以便仅在栅极电极侧壁上留下氧化硅偏移隔层(即，从包括半导体衬底的顶表面的露出水平表面去除氧化硅)，形成偏移隔层。由于由RIE过刻蚀MOSFET器件引起的晶体硅表面的过量凹陷的问题，这种方法受很多工艺变化的不利影响，如图3A和3B所示。
图3A和3B是在现有技术的制造工艺中，在较早阶段现有技术的MOSFET结构8的TEM像。
图3A是20.00纳米标度(scale)的低放大倍数TEM像。MOSFET结构8包括硅衬底11，在其上形成栅极电极叠层23。栅极电极叠层23包括在栅极介质层12上形成的多晶硅栅极电极20，该栅极介质层由硅衬底11的表面上方、将在衬底11中形成为MOSFET器件的沟道区CH的区域之上形成的氧化硅组成。栅极介质多晶硅20具有46.1纳米的长度。栅极电极20的侧壁覆盖有一对偏移隔层24(35埃厚)，该偏移隔层通过在器件8的表面上沉积一层二氧化硅而形成。然后，通过RIE处理将该二氧化硅的形状处理成在栅极电极20的那些侧壁上示出的那些偏移隔层24。在硅衬底11的表面上有RIE残余薄膜42。在沟道CH的任一侧上示出了硅衬底11的顶表面中的凹陷40。存在着如下问题在栅极电极叠层23和沟道CH的任一侧上已经在硅衬底11的表面中形成了不希望有的凹陷40，如标记40所示。由于用于通过内刻蚀(etching back)形成偏移隔层24的形状的RIE处理，形成了不希望有的凹陷40(具有大约49埃的深度43)。不幸地，硅半导体衬底11的表面也被过量地刻蚀。已经发现硅衬底11中凹陷40的49埃深度43是过量的，这在目前制造的级别的器件中导致叠加电容(Cov)的问题以及器件性能的劣化。
图3B示出了图3A的MOSFET结构8(7.00纳米标度的高放大倍数TEM像)。硅衬底11支撑着包括在栅极介质层12上方形成的多晶硅栅极电极20的栅极电极叠层23，在硅衬底11的表面上具有偏移隔层24(35埃厚)和RIE残余薄膜42。也可以看到由于用于形成偏移隔层24的形状的RIE处理导致的硅衬底11表面中的凹陷40。在底部，偏移隔层厚度被指示为29埃，而在位于之上的一点厚度为35埃。硅凹陷40被指示为具有大约49埃的深度。残余薄膜42被示出为具有大约26埃的厚度。栅极氧化层的厚度被指示为大约36埃。
作为硅衬底11的表面中凹陷40深度的函数，在栅极电极叠层23的边缘处，器件叠加电容Cov非常敏感并发生变化。Cov变化的程度对于过去几代按比例缩小MOSFET器件已经是关键的技术挑战，并且在器件特征按比例缩小到越来越小的尺度时更严重。并且，这种水平的凹陷可导致器件性能的不利退化。
Ahmad的名称为″Fabrication of Integrated Devices UsingNitrogen Implantation″的美国专利6,037,639描述了其中向COS器件的衬底中注入氮的工艺被用于在MOSFET器件的栅极氧化物的边缘处形成氮化硅柱塞，以减小该区域中的电场，从而抑制热电子劣化。执行包括非晶化的氮注入的步骤，其中在衬底中形成氮离子注入区的区域，改变有序的衬底晶体结构，并使注入区中晶体点阵变形以容纳这些外来原子。氮掺杂的可以在大约1×1012原子至1×1015原子的范围内，在大约10keV至100keV的范围内的很高注入能量下进行。在氮注入的步骤之后，进行热隔层生长步骤，以便在源/漏区的未来位置上方和在晶体管栅极的侧壁上形成表面氧化硅层。尽管该步骤在多晶硅栅极的侧面上形成垂直侧壁绝缘隔层，它也修复了在氮注入区中的注入损伤，并在每一个晶体管多晶硅栅极的两个下边缘下产生轻微的鸟喙结构。由于其形状，该结构被称作栅极鸟喙(GBB)，这增加了栅极多晶硅下边缘处的栅极氧化物的厚度，从而减小了栅极结构的边缘或边角处的电场强度。隔层生长包括形成由氧化物组成的隔层的热氧化。用于氧化的优选的参数包括加热该结构到大约700℃和1100℃之间，更优选地大约850℃到950℃之间，最优选地大约907℃。氧化的长度可以在大约5分钟到大约1小时之间，更优选地在大约10分钟到大约20分钟之间，最优选地大约15分钟。干氧气氛是优选的。替代地，隔层生长可包括氮化步骤。在Ahmad的文献中，隔层生长步骤是加热步骤，类似于传统的后掺杂热驱动步骤。对衬底的氧化导致硅原子从氮注入区(以及从栅极多晶硅)向上迁移并消耗硅原子，从而作为注入的氮原子向上移动的结果，在半导体的表面上氮注入区上方形成氧化物层。生长氧化物层和氮注入区之间的氮浓度差提供了反应的驱动力。注入的氮原子迁移到衬底表面处的生长氧化物层，并且在生长氧化物层和衬底的表面之间形成氮化硅层。正如本领域公知的那样，氮化硅具有高介电常数，特别是比氧化硅更高，并且是针对栅极边缘处热载流子注入的有效阻挡层或保护层，热载流子注入是另外由ULSI器件中的高电场导致的。重要地，由于氧化期间的原子移动，氮化硅层在GBB区域中也至少部分地在栅极多晶硅下方横向延伸，并形成至少部分地位于栅极边角下方的氮化物边缘部分。氮化物边缘部分可以仅形成氧化物/衬底界面，如同所说明的那样，或者氮原子可能扩散经过生长氧化物到达栅极多晶硅。这种横向氮化物生长的边缘部分有效地将下多晶硅栅极边缘与相邻的源/漏区隔离，并因而有效地最小化高电场导致的向栅极多晶硅112的电流漏电。如前所述，在现有技术的应用中，传统的氧化物隔层沉积和随后的热处理趋于将氮化物形成限制在所沉积的侧壁隔层下方的区域。
Ibok等人的名称为″Non-Uniform Gate Doping for ReducedOverlap Capacitance″的美国专利6,229,198描述了包括栅极电极的晶体管，该栅极电极具有从漏极侧向源极侧增加的非均匀杂质剖面，从而减小了栅极电极和漏区之间的叠加电容。此外，通过在整个栅极电极均匀地设置栅极杂质原子，维持沟道区中的横向电场。
Pan等人的名称为″Transistors with Low Overlap Capacitance″的美国专利6,297,106描述了制造集成电路器件以及用于减小深亚微米CMOS器件的栅极到漏极和栅极到源极的叠加电容的方法，从而通过定制栅极绝缘层降低器件开关时间，使得介电常数K在栅极到漏极和栅极到源极叠加区中相对于源极和漏极之间的更中间位置的栅极区更低。
Gambino等人的美国专利6,720,213″Low-K Gate Spacers ByFluorine Implantation″描述了MOSFET器件和制造具有通过向栅极氧化物侧壁隔层中注入氟、由氟注入制作的低K介质氧化物栅极侧壁隔层的MOSFET器件的方法，所述注入氟用于改变例如氮化的氧化物NO的先进复合栅极介质以及栅极侧壁介质的性质，使得氟的低K性质被用于开发低寄生电容的MOSFETs。
Igarashi名称为″Semiconductor Device and Method ofManufacturing the Same″的美国专利6,838,777描述了在半导体衬底上形成的栅极电极，各自具有插入二者之间的栅极绝缘膜。在栅极绝缘膜和栅极电极的每一个的相对面上形成偏移隔层。通过离子注入，紧邻每一个栅极电极下方，在一部分半导体衬底的相对侧面上于半导体衬底中形成扩散层。栅极电极具有各种结构，例如具有矩形截面的栅极电极、向上锥形的栅极电极和向下锥形的栅极电极。
Rainer E Genres名称为″Method of Making Field EffectTransistors Having Self-Aligned Source and Drain Regions UsingIndependently Controlled Spacer Widths″的美国专利申请2005/0145942描述了在集成电路的FETs的栅极和其源/漏区之间限定间隔的方法。该间隔在第一FET和第二FET之间宽度不同。该方法包括在衬底上方形成集成电路的栅极叠层，并在栅极叠层的侧壁上形成第一隔层。然后，在第一隔层上方形成第二隔层。之后，与栅极叠层的第一栅极叠层的第二隔层对准而形成第一FET的源/漏区。之后，从栅极叠层的第一隔层去除第二隔层。然后，基本上垂直地各向异性刻蚀第二栅极叠层的第一隔层，以去除第一隔层的水平延伸部分，并且与刻蚀后留下的第一栅极叠层的第一隔层部分对准而形成第二FET的源区和漏区。
发明内容
本发明不同于Ahmad的工艺之处在于执行向硅表面中的氮注入，从而在栅极导体的多晶硅侧壁氧化时抑制该表面的氧化，而Ahmad有意地在硅表面上方形成氧化物层。
第二，以基本上较低的能量执行氮注入，并且有意地避免对栅极电极的多晶硅侧壁的掺杂。按此方式，本发明的工艺在栅极电极叠层的侧壁栅极上形成偏移隔层，而不要求各向异性刻蚀以便从晶体硅表面去除氧化物的步骤。
第三，氮注入没有形成非晶硅，而Ahmad形成非晶硅并使氮注入的硅区中的硅键变形。
第四，在氮注入区的表面上没有形成氮化硅层，而Ahmad在氮注入区和上方的硅氧化物层之间形成了氮化硅层。
在大约5keV(2keV到10keV之间)的较低能量和大约2e14/cm2(5e13/cm2到1e15/cm2之间)的剂量下执行氮注入的典型条件。所述物质典型地为双原子氮。
在炉中大约800℃(700℃到1000℃之间)进行氧化大约10分钟(5分钟到30分钟)。
已经选择该工艺条件，使得氮化硅不由半导体衬底中的氮形成。
本发明的关键特征是采用用于阻碍在半导体衬底的表面上生长氧化硅的注入步骤，利用氮分子或氮原子的直线垂直注入，使得栅极电极的多晶硅侧壁不注入氮，但半导体衬底的表面注入氮。如上所述，采用根据本发明的方法所用的处理条件，在半导体衬底中不形成氮化硅。
通过沉积和/或生长氧化物，然后采用各向异性刻蚀以便仅在PC侧壁上留下氧化物(即从水平表面去除它)，按传统方式形成偏移隔层。由于源自RIE过刻蚀的晶体硅表面的凹陷，该方法受很多工艺变化的不利影响(参见下文的TEMs)。器件Cov(叠加电容)对这种变化很敏感。Cov变化已经是过去几代的关键技术挑战，并且随着尺度缩放变得对于器件劣化更严重。
另一方面，省去各向异性刻蚀的工艺具有如下缺点在半导体衬底表面上形成的厚氧化硅可在形成扩展区和在半导体衬底中形成晕圈区期间阻挡经过其掺杂注入，导致不希望的器件劣化。
本发明通过在氧化之前垂直地向硅表面中注入氮形成偏移隔层而消除了硅凹陷的问题。所注入的氮用于抑制在水平表面上的氧化物形成。然后，氧化物优选地生长在栅极侧壁上需要的位置处，以使扩展注入偏移，并在接收注入的水平硅表面上生长更少。
按照本发明，提供了用于形成集成电路器件的方法，包括以下步骤。在一部分半导体衬底上方形成栅极电极叠层，该栅极电极叠层包括栅极介质层和位于栅极介质层上方的栅极电极。除了栅极电极叠层之外向衬底中注入氮，在衬底中形成氮注入层。在栅极电极叠层的侧壁上和一部分氮注入层上方形成偏移隔层。优选地，注入第一水平的掺杂剂以便除偏移隔层之外在衬底中形成源/漏扩展区。在偏移隔层的外表面上另一部分氮注入层上方形成侧壁隔层。除侧壁隔层外在衬底中注入更高水平的掺杂剂以便形成源/漏区。优选地，偏移隔层由氧化硅组成，侧壁隔层由氮化硅组成。优选地，在炉中大约700℃到大约1000℃之间经过大约5分钟到大约30分钟之间的时间而形成偏移隔层。优选地，按照氮原子和/或双原子氮气的形式除栅极电极叠层之外向衬底中注入，从而执行氮的注入。在双原子氮的情形下，能量应当在大约2keV到大约10keV之间，剂量在大约5e13/cm2到大约1e15/cm2之间。对于氮原子，能量应当在大约1keV到大约5keV之间，剂量在大约1e14/cm2到大约2e15/cm2之间。
进一步按照本发明，提供了用于形成集成电路器件的方法，包括以下步骤。在一部分半导体衬底上方形成包括栅极介质层的栅极电极叠层，栅极电极位于栅极介质层之上。按照氮原子和/或双原子氮气的形式除栅极电极叠层之外向衬底中注入氮。对于双原子氮，最大能量应当小于或等于10keV，在大约2keV到大约10keV之间，并且剂量在大约5e13/cm2到1e15/cm2之间。对于氮原子，最大能量应当小于或等于5keV，在大约1keV到大约5keV之间，并且剂量在大约1e14/cm2到2e15/cm2之间优选地，在栅极电极叠层的侧壁上形成偏移隔层；优选地，通过在炉中大约700℃到大约1000℃经过大约5分钟到大约30分钟的时间，执行氧化。优选地，注入第一水平的掺杂剂以便除偏移隔层之外在衬底中形成源/漏扩展区。优选地，在另一部分氮注入层上方偏移隔层的外表面上形成侧壁隔层，并且注入更高水平的掺杂剂，以便除侧壁隔层之外在衬底中形成源/漏区。优选地，偏移隔层由氧化硅形成。优选地，侧壁隔层由氮化硅形成。
按照本发明的仍另一方面，在半导体衬底上形成集成电路。包括栅极介质层和栅极电极的栅极电极叠层在一部分半导体衬底上方延伸，栅极电极叠层具有侧壁。除栅极电极叠层之外，在半导体衬底中除栅极电极叠层之外的层已经被注入氮。偏移隔层已经形成在侧壁上。除偏移隔层之外，在半导体衬底中已经形成源/漏扩展区。沿着侧壁已经在偏移隔层上方形成侧壁隔层。除侧壁隔层之外，在半导体衬底中已经形成源/漏区。优选地，偏移隔层由氧化硅形成。优选地，侧壁隔层由氮化硅形成。优选地，侧壁隔层由氮化硅形成。
本发明及其目的和特征将结合附图从下文中的详细描述和所附的权利要求更容易明白。
在下文中将参照附图解释和描述本发明的前述和其它方面及优点，其中图1A-1O示出了按照本发明的方法形成MOSFET器件的工艺。
图2是如图1A-1O说明的按照本发明制造MOSFET器件的方法的流程图。
图3A和3B是在现有技术的制造工艺中早期阶段MOSFET结构的TEM像。
图4A和4B是按照本发明的方法在制造工艺的早期阶段中图3A/3B的FET结构更改的MOSFET结构10的TEM像。
具体实施例方式
图1A-1O示出了按照本发明的方法形成MOSFET器件10的工艺。图2是如图1A-1O说明的按照本发明制造MOSFET器件10的方法的流程图。
A.在半导体衬底中形成的STI沟槽中形成STI介质区图1A是在制造的早期阶段中器件10的示意性截面图，包括具有顶表面的半导体衬底11，其中已经形成浅沟槽13T。浅沟槽13T已经填充有形成浅沟槽隔离(STI)介质区13的介质材料。按照图2中的步骤A形成衬底11中的STI介质区13。正如本领域的技术人员可以很好地理解的那样，STI介质区13将半导体衬底11左侧上的PFET区的上部分与半导体衬底11右侧上的NFET区的上部分分隔开。
衬底11可包括块材硅(Si)、绝缘体上硅(SOI)、块材锗(Ge)、Si/SiGe双层、或绝缘体上Si/SiGe。并且，该器件结构10可以被更改为3D FETs的形式，如FinFET器件，正如FinFET器件领域的技术人员可以很好地理解的那样。
B.掺杂半导体衬底中的PFET区如同图2中的步骤B说明的那样，下一步骤是对衬底11中的PFET区掺杂。图1B表示在执行图2中的步骤B期间图1A的器件10，其中已经在STI介质区13右侧的NFET区上方形成第一临时光刻(优选地光致抗蚀剂PR)掩模14M，覆盖其至少一部分表面。在掩模14M位于原位时，STI介质区13左侧的PFET区被示出为采用N型掺杂离子141掺杂，从而对STI介质区13左侧形成N-SUB区14。优选地，N-SUB区14包括在衬底11中形成的N阱。然后，掩模14M被剥离，露出NFET区的项表面。
C.掺杂半导体衬底中的NFET区如同图2中的步骤C说明的那样，下一步骤是对衬底11中的NFET区掺杂。图1C表示在执行图2中的步骤C期间图1B的器件10，其中已经在STI介质区13左侧的PFET区上方形成第二临时光刻(优选地光致抗蚀剂PR)掩模15M，覆盖其至少一部分表面。在掩模15M位于原位时，器件10右侧的NFET区被示出为采用P掺杂离子151掺杂，从而对浅沟槽13T的右侧形成P-SUB区15。然后，掩模15M被剥离，露出PFET区中P-SUB区15的顶表面。
在图1B和1C所示的掺杂工艺中，尽管并非关键，从大约1e17到大约1e18掺杂剂原子的掺杂剂水平是优选的。优选地，采用典型地最高到大约1e19掺杂剂原子的高度局域的晕圈掺杂。正如本领域的技术人员将很好地理解的那样，为了便于说明并使本发明的表达更简洁，未示出传统上采用的衬垫氧化物层。
D.在包括STI介质的衬底上方形成覆盖栅极介质层(BlanketGate Dielectric Layer)图1D示出了在图2中的步骤D之后，图1C的器件10，其中已经形成覆盖的薄栅极介质层12，覆盖衬底11和STI介质区13。优选地，通过诸如热氧化或化学沉积的方法，沉积栅极介质层12，该层典型地为大约0.8纳米到大约10纳米厚。优选地，栅极介质层12由选自由氧化硅、氧氮化硅、氧化铪、硅化铪、氧化铝、硅化铝、氮化硅、氧化锆、硅化锆、氧化钽、硅化钽构成的组的材料组成。可以采用具有类似特性的材料。
E.沉积覆盖栅极电极层图1E示出了图2中步骤E之后，图1D的器件10，其中在栅极介质层12上沉积栅极电极层20。优选地，栅极电极层20由多晶硅组成，但可由非晶硅或金属或金属硅化物如钨、硅化钨或硅化镍组成。如果栅极电极层20包括多晶硅，优选地该层具有典型大约50纳米到大约200纳米的厚度，该层通过诸如低压化学气相沉积(LPCVD)工艺或大气压化学气相沉积的工艺而沉积。如果栅极电极层20包括非晶硅(a-Si)膜16，优选地该层具有典型大约50纳米到大约200纳米的厚度，该层通过诸如低压化学气相沉积(LPCVD)工艺或大气压化学气相沉积(APCVD)的工艺而沉积。对于沉积非晶硅(a-Si)薄膜20，该工艺可从诸如硅烷(SiH4)或二氯硅烷(SiH2Cl2)的典型前体开始。优选地，在大约490℃到540℃之间的温度、大约0.05Torr到50Torr之间的压力下，并采用大约100slm到1500slm之间的SiH4流，通过LPCVD沉积非晶硅(a-Si)薄膜16。
F.对PFET区的栅极电极层掺杂图1F示出了在图2中执行步骤F之后，图1E的器件10，其中将在衬底11左侧上PFET区上方形成栅极电极层20的P掺杂的PFET区20A。图1F示出了在图2中执行步骤F期间，图1E的器件10，其中已经在NFET区上方栅极电极层20的右侧上方形成第三临时光刻(优选地光致抗蚀剂PR)掩模27P。在STI介质区13左侧PFET区上方的一部分栅极电极层20被示出为采用P型掺杂离子21P掺杂，从而对STI介质区13左侧形成P型掺杂的多晶硅栅极电极区20A。然后，掩模27P被剥离，露出器件10右侧上未掺杂的多晶硅栅极电极区20B的顶表面。
G.对NFET区的栅极电极层掺杂图1G示出了在图2中执行步骤G之后，图1F的器件10，其中将在衬底11右侧上NFET区上方形成栅极电极层20的N掺杂NFET栅极电极区20B。图1G示出了在执行图2中的步骤F期间，图1E的器件10，其中已经在PFET区上方栅极电极层20左侧上形成第四临时光刻(优选地，光致抗蚀剂PR)掩模27N。在STI介质区13右侧PFET区上方的一部分栅极电极层20被示出为采用P型掺杂离子21N掺杂，从而对STI介质区13右侧形成N型掺杂的多晶硅栅极电极区20B。然后，掩模27N被剥离，露出器件10左侧上P掺杂的多晶硅栅极电极区20A的顶表面。
H.在PFET和NFET栅极电极区上方形成栅极电极掩模图1H表示在图2中的步骤G之后，图1G的器件10，将形成位于PFET区中N-sub区14中间上方的栅极电极掩模26P以及形成位于NFET区中P-sub区15中间上方的类似栅极电极掩模26N。
I.执行对掺杂的多晶硅和栅极介质的各向异性刻蚀以形成栅极电极叠层图1I示出了在图2中的步骤I之后，图1H的器件10，除掩模26P/26N之外，各向异性刻蚀掺杂的多晶硅层20以形成栅极电极区20A/20B(P掺杂的多晶硅，栅极电极区20A和NFET栅极电极区20B)以及由栅极介质层12形成的栅极介质区12，以便在N-Sub区14上方形成栅极电极叠层23P，和在P-Sub区15上方形成栅极电极叠层23N。栅极电极叠层23P/23N在掺杂的多晶硅区20A/20B的垂直延伸的侧面上和在栅极介质区12的垂直延伸的侧面上具有露出的侧壁SW。
J.除栅极电极叠层之外向半导体衬底表面中注入氮气分子和/或氮原子图1J示出了在执行图2中的步骤J期间图1I的器件10，除栅极电极叠层23P/23N之外，向包括N-sub区14和P-sub区15的衬底11顶表面中注入双原子氮气(N2)分子和/或氮原子22N，在N-sub区14和P-sub区15的顶表面中形成薄氮注入区22.如上面指出的那样，为了抑制在半导体衬底11的露出的水平即顶表面上形成氧化物，包括N-sub区14和P-sub区15二者的露出的顶表面，离子注入氮气和/或氮原子22N。在该步骤中注入的氮的物质典型地为双原子氮和/或氮原子。即是，按照氮原子和/或双原子氮气的形式，除栅极电极叠层23P/23N之外向衬底11中执行氮的注入。执行氮注入的典型条件是大约2keV到大约10keV的低能量。对于双原子氮，该剂量优选为大约2e14/cm2，在大约5e13/cm2到大约1e15/cm2之间。对于原子氮，该能量在大约1keV到大约5keV之间，剂量在大约1e14/cm2到大约2e15/cm2之间。
K.剥离掩模，然后通过氧化在栅极电极侧壁上形成氧化硅偏移隔层图1K表示在图2的步骤K之后，图1J的器件10，从栅极电极叠层23P/23N的顶表面上剥离掩模26P/26N，接着按照对栅极电极叠层的氧化的传统方法通过氧化在栅极电极叠层23P/23N的垂直延伸的侧壁SW上一部分半导体衬底11上方形成由氧化硅(例如二氧化硅)组成的偏移隔层24，从而形成偏移隔层。氮注入区22用于抑制在半导体衬底11的N-sub区14和P-sub区15二者的顶(水平外)表面上形成氧化硅。然后，优选地，在栅极电极叠层23P/23N的侧壁SW中需要使扩展注入31P/31N偏移的位置处生长氧化硅(图1L中所示)。与侧壁SW相比，在将接收步骤L中的扩展注入31P/31N的N-sub区14和P-sub区15二者的顶(水平外)硅表面上生长更少的氧化硅。在炉中大约800℃(700℃到1000℃之间)进行氧化大约10分钟(5分钟到30分钟)。采用氮注入，由于水平硅表面上的氧化硅比栅极电极叠层侧壁上的氧化硅薄很多，因此在该工艺的这方面，最小的DHF刻蚀可以完全地去除氧化硅的水平部分，而不会完全从栅极侧壁去除氧化硅。即是说，基于图4A/4B的尺度，目标大约20埃的DHF氧化物刻蚀将在栅极电极叠层的侧壁上留下大约20埃。相信按照本发明对氮注入方法的进一步优化可以实现栅极电极侧壁上偏移隔层上氧化硅的厚度和半导体衬底11顶表面上氧化硅之间甚至更大的氧化差异。
L.与偏移隔层对准在栅极叠层旁边形成S/D扩展图1L示出了图2的步骤L之后，图1K中的器件10，与偏移隔层24对准在栅极叠层旁边形成S/D扩展31P/31N。扩展31P/31N的形成包含顺序地遮挡器件10的PFET区和NFET区、以及向PFET区中的N-sub区14的表面中注入P型掺杂剂以形成P掺杂的扩展区31P、以及向NFET区中的P-sub15的表面中注入N型掺杂剂以形成N掺杂的扩展区31N的传统步骤。总之，正如本领域的技术人员可以很好地理解的那样形成传统的掩模，接着顺序地在PFET区和NFET区中执行离子注入步骤。
M.沉积覆盖侧壁隔层(氮化硅)层，覆盖器件的顶表面图1M示出了在图2中的步骤M之后，图1L的器件10，沉积覆盖氮化硅层28B，覆盖包括栅极电极叠层23P/23N和偏移隔层24的器件10的顶表面。优选地，通过使用本领域的技术人员公知的方法，通过CVD氮化硅沉积形成覆盖氮化硅层28B。
N.通过对侧壁隔(氮化硅)层内刻蚀形成侧壁隔层图1N示出了在图2的步骤N之后，图1M的器件10，使用本领域的技术人员公知的方法，通过对氮化硅层28B各向异性内刻蚀，形成由诸如氮化硅的介质组成的侧壁隔层28。
O.与侧壁隔层对准在栅极叠层旁边形成源/漏区图1O示出了在图2中的步骤N之后，图1K的器件10，分别与侧壁隔层28对准，在栅极叠层23P/23N旁边形成源/漏(S/D)区25P/25N。正如本领域的技术人员可以很好地理解的那样，S/D区25P/25N的形成包含顺序地遮挡器件10的PFET区和NFET区、以及向PFET区中的N-sub区14的表面中注入P型掺杂剂以形成P掺杂S/D区25P、以及向NFET区中的P-sub15的表面中注入N型掺杂剂以形成N掺杂的S/D区25N的传统步骤。总之，正如本领域的技术人员可以很好地理解的那样，形成传统的掩模，接着顺序地在PFET区和NFET区中执行离子注入步骤。
图4A和4B是按照本发明的方法在制造工艺的早期阶段中图3A/3B的FET结构8更改的MOSFET结构10的TEM像。那些TEM像示出了本发明的方法的结果，其中产生了偏移隔层24，同时，在半导体衬底11中形成了最小的硅凹陷140，并且在半导体衬底11的表面上发生了最小的氧化。
图4A示出了在制造工艺的早期阶段的MOSFET结构10低放大倍数的TEM像(30.00纳米标度)，显示了在其上形成栅极电极叠层23的半导体衬底11。栅极电极叠层23包括在栅极介质层12上形成的多晶硅栅极电极20，该栅极介质层由半导体衬底11的表面上方、将在衬底11中形成MOSFET器件的沟道区CH的区域之上形成的氧化硅组成。栅极介质多晶硅20具有46.0内米的长度。栅极电极20的侧面覆盖一对偏移隔层24(35埃厚)，该偏移隔层被示出并且通过在器件10的表面上沉积一层二氧化硅而形成。然后，通过RIE处理将该二氧化硅的形状处理成在栅极电极20的侧壁上示出的偏移隔层24。在半导体衬底11的表面上有RIE残余薄膜142。在沟道CH的任一侧上，在半导体衬底11的顶表面上示出了一对很浅的凹陷140。通过氮注入，阻止了用于通过刻蚀形成偏移隔层24的形状的RIE处理，导致很浅的凹陷140。这说明了对于在栅极电极叠层23任一侧的半导体衬底11的表面中和沟道CH中形成的不希望有的凹陷140，问题很明显地减轻了。浅凹陷140具有大约8.4埃的深度，小于图3A/3B中所示的深凹陷40的49埃深度的五分之一。在这种情形中，半导体衬底11的表面被最小地刻蚀，并且在采用氮(N2)分子对半导体衬底11的表面注入之后，在有源半导体表面上形成了薄残余膜142。也就是说，在采用氧化步骤形成偏移隔层24之前，注入氮气分子和/或氮原子22N。栅极电极多晶硅具有46.0纳米的长度。
图4B示出了图4A的MOSFET结构10的高放大倍数TEM像，具有9.00纳米的标度，显示了半导体衬底11表面上的偏移隔层24和残余膜142的较薄的层。偏移隔层24的厚度为38埃。有源硅上的残余膜142的厚度为19.5埃。半导体衬底11中的凹陷140的深度143仅为8.4埃。
尽管已经按照上述特定的实施方式描述了本发明，但本领域的技术人员应认识到，在所附权利要求书的精神和范围内，本发明可以按变更方式实施，即希望在可以在形式上和细节上进行修改，而不背离本发明的精神和范围。因此，所有这样的修改在本发明的范围内，并且本发明包含以下权利要求的主题。
权利要求
1.一种形成集成电路器件的方法，包括以下步骤在一部分半导体衬底上方形成栅极电极叠层，所述栅极电极叠层包括栅极介质层和位于所述栅极介质层上方的栅极电极；除了所述栅极电极叠层之外向所述衬底中注入氮，在所述衬底中形成氮注入层；以及在所述栅极电极叠层的所述侧壁上和一部分所述氮注入层上方形成偏移隔层。
2.权利要求1的方法，包括以下步骤除所述偏移隔层之外在所述衬底中注入第一水平的掺杂剂以便形成源/漏扩展区；在另一部分所述氮注入层上方所述偏移隔层的外表面上形成侧壁隔层；以及除所述侧壁隔层外在所述衬底中注入更高水平的掺杂剂以便形成源/漏区。
3.权利要求1的方法，其中所述偏移隔层由氧化硅组成；并且所述侧壁隔层由氮化硅组成。
4.权利要求1的方法，其中通过在炉中小于或等于大约700℃的温度下氧化大约小于或等于大约30分钟，形成所述器件上方的所述偏移隔层。
5.权利要求1的方法，其中在炉中大约700℃到大约1000℃之间经过大约5分钟到大约30分钟之间的时间，进行所述氧化。
6.权利要求1的方法，其中除所述栅极电极叠层之外向所述衬底中注入氮原子和/或双原子氮气形式的氮，对于双原子氮最大能量小于或等于10keV，对于氮原子最大能量小于或等于5keV，执行所述氮的注入；以及在小于或等于1000℃的温度和小于或等于30分钟的时间下，形成所述偏移隔层。
7.权利要求1的方法，其中所述除所述栅极电极叠层之外向所述衬底中注入氮原子和/或双原子氮气形式的氮是采用如下的条件进行的对于双原子氮，能量为大约2keV到大约10keV之间，剂量为大约5e13/cm2到大约1e15/cm2之间，以及对于原子氮，能量为大约1keV到大约5keV之间，剂量为大约1e14/cm2到大约2e15/cm2之间。
8.权利要求1的方法，其中在大约700℃到大约1000℃之间经过大约5分钟到大约30分钟之间的时间，形成所述偏移隔层。
9.权利要求8的方法，其中所述除所述栅极电极叠层之外向所述衬底中注入氮原子和/或双原子氮气形式的氮是采用如下的条件进行的对于双原子氮，能量为大约2keV到大约10keV之间，剂量为大约5e13/cm2到大约1e15/cm2之间，以及对于原子氮，能量为大约1keV到大约5keV之间，剂量为大约1e14/cm2到大约2e15/cm2之间。
10.一种形成集成电路器件的方法，包括在一部分半导体衬底上方形成包括栅极介质层的栅极电极叠层，栅极电极位于所述栅极介质层之上；除所述栅极电极叠层之外向所述衬底中注入氮原子和/或双原子氮气形式的氮，对于双原子氮最大能量小于或等于10keV，对于原子氮，最大能量小于或等于5keV，温度小于或等于1000℃，时间小于或等于30分钟；在所述栅极电极叠层的侧壁上形成偏移隔层；除所述偏移隔层之外在所述衬底中注入第一水平的掺杂剂以便形成源/漏扩展区；在所述偏移隔层的外表面上另一部分所述氮注入层上方形成侧壁隔层；以及除所述侧壁隔层外在所述衬底中注入更高水平的掺杂剂以便形成源/漏区。
11.权利要求10的方法，其中所述除所述栅极电极叠层之外向所述衬底中注入氮原子和/或双原子氮气形式的氮是采用如下的条件进行的对于双原子氮，能量为大约2keV到大约10keV之间，剂量为大约5e13/cm2到大约1e15/cm2之间，以及对于原子氮，能量为大约1keV到大约5keV之间，剂量为大约1e14/cm2到大约2e15/cm2之间。
12.权利要求10的方法，其中在炉中大约700℃到大约1000℃之间经过大约5分钟到大约30分钟之间的时间，进行所述氧化。
13.权利要求11的方法，其中在炉中大约700℃到大约1000℃之间经过大约5分钟到大约30分钟之间的时间，进行所述氧化。
14.权利要求11的方法，其中所述偏移隔层由氧化硅形成。
15.权利要求11的方法，其中所述侧壁隔层由氮化硅形成。
16.权利要求14的方法，其中所述侧壁隔层由氮化硅形成。
17.一种集成电路，包括半导体衬底；包括在一部分所述半导体衬底上方延伸的栅极介质层和栅极电极的栅极电极叠层，所述栅极电极叠层具有侧壁；除所述栅极电极叠层之外采用氮注入的除所述栅极电极叠层之外所述半导体衬底中的一层；所述侧壁上形成的偏移隔层；除所述偏移隔层之外在所述半导体衬底中形成的源/漏扩展区；在所述偏移隔层上方沿所述侧壁形成的侧壁隔层；以及除所述侧壁隔层之外在所述半导体衬底中形成的源/漏区。
18.权利要求17的集成电路，其中所述偏移隔层由氧化硅形成。
19.权利要求17的集成电路，其中所述侧壁隔层由氮化硅形成。
20.权利要求18的集成电路，其中所述侧壁隔层由氮化硅形成。
全文摘要
一种形成集成电路器件的方法，包括在一部分半导体上方形成栅极电极叠层。该叠层包括栅极介质层和其上方的栅极电极。除叠层之外向所述衬底中注入双原子氮和/或氮原子，对于双原子氮最大能量小于或等于10keV，对于原子氮最大能量小于或等于5keV，温度小于或等于1000℃，时间小于或等于30分钟；然后，在叠层的侧壁上形成氧化硅偏移隔层。除偏移隔层之外在衬底中形成源/漏扩展区。在另一部分氮注入层上方偏移隔层的外表面上形成氮化物侧壁隔层。然后，除侧壁隔层之外在衬底中形成源/漏区。
文档编号H01L29/66GK1971881SQ20061014468
公开日2007年5月30日 申请日期2006年11月14日 优先权日2005年11月21日
发明者骆志炯, 托马斯·W.·迪耶尔, 李京红(音译) 申请人:国际商业机器公司