专利名称：具有电极层处理的相变随机存取存储器的制造方法
技术领域：
本发明涉及基于可程序化电阻记忆材料(包括基于相变的材料和其它材料)的高密度存储装置，且涉及制造这些装置的方法。
背景技术：
基于相变的记忆材料广泛用于读写光盘。这些材料具有至少两种固相，包括(例如)一般非晶固相和一般晶状固相。激光脉冲用于读写光盘以在相位之间进行转换，并在相变之后读取材料的光学特性。
基于相变的记忆材料(如基于硫族化物的材料和类似材料)也可通过施加适于在集成电路中实施的位准下的电流引起相变。一般非晶态的特征在于比一般晶态具有更高的电阻率，其可被容易地感测以显示资料。这些特性使得已倾向于使用相变材料作为可程序化电阻材料来形成非挥发性存储器电路，可用随机存取进行读取和写入。
从非晶态到晶态的改变通常是较低电流操作。从晶态到非晶态的改变，本文称为重置，通常是较高电流操作，其包括一较短高电流密度脉冲来熔化或破坏晶体结构，在这之后相变材料迅速冷却，抑制相变过程，从而允许至少一部分相变结构稳定在非晶态。使用于引起相变材料从晶态转变为非晶态的重置电流的量值最小化是需要的。通过减小单元中相变材料组件的尺寸和电极与相变材料之间的接触区域的尺寸来减小重置所需的重置电流的量值，使得通过相变材料组件使用较小的绝对电流值可达到较高的电流密度。
一个发展方向已倾向于在集成电路结构中形成小孔，并使用少量可程序化电阻材料来填充所述小孔。说明朝小孔发展的专利包括1997年11月11日颁发的美国专利第5,687,112号，Ovshinsky的“Multibit Single Cell Memory Element HavingTapered Contact”；1998年8月4日颁发的美国专利第5,789,277号，Zahorik等人的“Methodof Making Chalogenide [sic] Memory Device”；2000年11月21日颁发的美国专利第6,150,253号，Doan等人的“Controllable OvonicPhase-Change Semiconductor Memory Device andMethods of Fabricating the Same”；和2004年11月9日颁发的美国专利第6,815,704B1号，Chen的“Phase Change Memory Device EmployingThermally Insulating Voids”。其它技术包括形成小电极以用于和相变材料较大主体相接触，例如2004年9月28日颁发的美国专利第6,797,979B2号，Chiang等人的“Metal Structure for aPhase-Change Memory Device”中所描述。
在具有很小尺寸和具有满足大规模存储装置所需的严格规范的制程变化的这些装置的制造中存在若干问题。因此需要提供一种具有小尺寸和低重置电流的存储单元结构，和一种制造此种结构的方法，所述结构满足大规模存储装置所需的严格制程变化规范。进一步需要提供一种制造制程和结构，所述制程和结构与相同集成电路上的周边电路的制造兼容。
在2005年6月17日申请的共同待决美国专利申请案第11/155,067号，Hsiang-Lan Lung和Shih-Hung Chen的标题为“THIN FILM FUSE PHASECHANGE RAM AND MANUFACTURING METHOD”(Lung等人申请案)中描述了一种用于实施极小相变存储装置的结构，所述申请案现在且在发明时由本发明相同受让人所有，并以如同本文完全陈述的引用方式并入本文中。
Lung等人申请案中描述的结构包含具有小尺寸的相变材料的一薄膜桥，其从第一电极跨越到由一绝缘壁分隔的第二电极，其中所述第一电极和第二电极形成于集成电路的电极层中。提供制造技术以有效实施所述电极层以用于小尺寸相变桥单元是需要的。
发明内容
本发明的目的在于，提供一种具有电极层处理的相变随机存取存储器的制造方法，以有效实施所述电极层以用于小尺寸相变桥单元。
相变随机存取存储器PCRAM装置描述为适用于制造大规模集成电路。本文描述的技术包括一种存储装置，其包含具有顶面的第一电极，具有顶面的第二电极，和所述第一电极与所述第二电极之间的绝缘部件。包含可程序化电阻材料的薄膜桥跨越所述绝缘部件，并在所述第一与第二电极之间界定跨越所述绝缘部件的电极间路径。所述跨越绝缘部件的电极间路径具有由所述绝缘部件宽度界定的路径长度。为说明性目的，可将所述桥想象为具有类似熔丝的结构。然而对于相变存储器来说，且不同于熔丝，所述桥包含具有至少两种可逆固相的记忆材料，例如基于硫族化物的材料或其它相关材料，通过施加电流穿过材料或在第一与第二电极上施加电压实现所述可逆。
相变记忆材料主体的体积可很小，这是由绝缘部件的厚度(x方向上的路径长度)、用于形成所述桥的薄膜的厚度(y方向)、和垂直于路径长度的桥的宽度(z方向)来决定。在所述技术的实施例中，由不受用于制造存储单元的微影制程限制的薄膜厚度来决定绝缘部件的厚度和用于形成桥的记忆材料的薄膜的厚度。在本发明的实施例中，桥的宽度可小于最小特征尺寸F，所述最小特征尺寸F指定用于在材料层图案化中使用的微影制程。在一实施例中，使用光阻修整技术来界定桥的宽度，其中罩幕图案用于在具有最小特征尺寸F的芯片上界定微影光阻结构，且通过各向同性蚀刻来修整所述光阻结构以获得小于F的特征尺寸。经过修整的光阻结构随后用于以微影方式将更窄的图案转移到记忆材料层上。同样，可使用其它技术在集成电路上的层中形成较窄的材料线。因此，具有简单结构的相变存储单元达到很小的重置电流和较低功率消耗，且容易制造。
在本文描述的技术的实施例中，提供一种存储单元阵列。在所述阵列中，多个电极部件和其间的绝缘部件包含在集成电路上的电极层。所述电极层具有顶部表面。跨越成对电极部件之间绝缘部件的对应多个薄膜桥包含在所述电极层的顶部表面上的存储元件。建立从电极层中第一电极穿过所述电极层的顶部表面上的薄膜桥到达所述电极层中第二电极的电流路径，以用于所述阵列中的每一存储单元。
可使用用于逻辑电路和存储阵列电路的熟知技术(例如CMOS技术)来实现本文描述的集成电路上电极层以下的电路。在一实施例中，隔离装置(例如晶体管)具有在电极对中至少一个第二电极下的端子，且导体在所述晶体管的端子与所述第二电极之间形成连接以用于所述阵列中的存储单元。
同样，在本文描述的一阵列实施例中，电极层上的电路包括多条位元线。在本文描述的电极层上具有位元线的实施例中，充当用于存储单元的电极(本文为“第二电极”)的电极层中的电极部件是共用的，从而单个电极部件提供电极以用于所述阵列的一行中的两个存储单元。
还描述了一种制造存储装置的方法。所述方法包含在包含使用前段制程所制成电路的基底上形成电极层。使用导体填充技术在电极层中制成电极，所述技术还使用层间导体用于金属化层，以便改进以金属化层的缩短的临界尺寸定标的制程。
在所述制造方法的实施例中，通过以下制程来制造电极层，所述制程是基于在基底上形成多层电介质层，并蚀刻所述多层电介质层以形成用于电极部件接触下方电路的通孔。随后，绝缘间隙壁形成于所述通孔的侧壁上。接着，在所述绝缘间隙壁之间移除所述多层电介质层中的顶部层，以在通孔之间形成沟渠，所述通孔通过所述绝缘间隙壁彼此分离。所述沟渠用于形成接触上方电路的电极部件。随后，用导电材料填充所述通孔和沟渠。通过化学机械研磨或其它方法对所形成结构进行研磨，移除所述导电材料的顶部表面以在绝缘间隙壁的任一侧面上界定第一和第二电极，其中第一与第二电极和绝缘间隙壁暴露于顶部表面上，并充当绝缘部件、第一电极和第二电极。
所述导电材料包含块状导体(例如，适于填充通孔和沟渠的铜或铜合金)制成的第一层，和接触导体(例如，适于接触相变桥的TiN)制成的第二层。所述制程与常规CMOS制造技术兼容，由于用Cu填充，所以可用缩短的临界尺寸简单并容易地定标。
一种制造包含本文描述的可程序化电阻材料的存储装置的方法包括在具有顶部表面的基底中形成电路，所述电路包括所述基底的顶部表面上的接触窗阵列。通过所述接触窗阵列在所述基底上形成多层结构。所述多层结构包括至少第一电介质填充层，所述第一电介质填充层上的蚀刻停止层，和所述蚀刻停止层上的第二电介质填充层。随后，在包括接触窗通孔的图案中蚀刻所述多层结构，所述接触窗通孔暴露了所述基底的顶部表面上的接触窗阵列中的选定接触窗。侧壁电介质间隙壁形成于接触窗通孔的侧壁上，且用牺牲材料覆盖所述多层结构，从而填充所述接触窗通孔。在包括开口的图案中选择性蚀刻所述牺牲材料，所述开口暴露了所述多层结构上的电极区域和侧壁电介质间隙壁，停止于第二电介质填充层的顶部表面水准附近。随后在电极区域中移除第二电介质填充层，停止于蚀刻停止层，以在多层结构中形成电极沟渠，并使侧壁电介质间隙壁留在电极沟渠的侧面上。随后，从接触窗通孔移除牺牲材料，暴露了所述选定接触窗并使侧壁电介质间隙壁留在开口对之间，所述开口对包括接触窗通孔和电极沟渠。填充所述接触窗通孔和电极沟渠的导电材料沉积而形成填充结构。对所述填充结构进行回蚀，将接触窗通孔和电极沟渠内的一些导电材料移除到侧壁电介质间隙壁的顶部以下的水平以形成电极凹槽。用经过选择而与可程序化电阻材料兼容的电极材料填充所述电极凹槽，直至使电极对之间侧壁电介质间隙壁的个别顶部表面暴露的水平，其中所述电极对包括充当第一电极的个别填充接触窗通孔和充当第二电极的填充电极沟渠内的导电材料，并提供包括电极对阵列的电极层的顶部表面。可程序化电阻材料制成的桥阵列形成于所述电极层的顶部表面上，所述桥阵列包括用于所述电极对阵列中电极对的桥，与个别第一和第二电极接触并在侧壁电介质间隙壁的个别顶部表面上延伸。所述桥在第一与第二电极之间界定跨越绝缘部件的电极间路径，所述路径具有由所述绝缘部件的宽度所界定的路径长度。图案化导电层形成于所述桥上，并与所述电极对阵列中的所述第二电极电连通。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下，其中图1说明一薄膜桥相变存储元件的实施例。
图2说明图1中所示薄膜桥相变存储元件中的电流路径。
图3说明图1中所示薄膜桥相变存储元件中用于相变的主动区。
图4说明图1中所示薄膜桥相变存储元件的尺寸。
图5说明一对相变存储元件的结构，其中存取电路在一电极层下方且位元线在所述电极层上方。
图6展示图5中所说明结构的布局或平面图。
图7为包含相变存储元件的存储阵列的示意图。
图8为包括一薄膜相变存储阵列和其它电路的集成电路装置的方块图。
图9为包括由前端制程形成的存取电路的基底的截面图，所述存取电路在基于图5中所示结构的相变存储装置的制造过程中制成。
图10至图18说明使用基于多层绝缘体的电极层的存储装置制造方法中的装置和阶段。
具体实施例方式
参看图1至图18，提供薄膜相变存储单元、这些存储单元的阵列，和制造这些存储单元的方法的详细描述。
图1说明包括在一电极层上的记忆材料制成的桥11的存储单元10的基本结构，其包含第一电极12、第二电极13，和位于第一电极12与第二电极13之间的绝缘部件14。如图标，第一和第二电极12、13具有顶部表面12a和13a。同样，绝缘部件14具有顶部表面14a。电极层中结构的顶部表面12a、13a、14a界定所说明实施例中电极层的一大体上平坦的顶部表面。记忆材料制成的桥11位于所述电极层的平坦顶部表面上，使得在桥11的底部侧面上形成第一电极与桥11之间的接触和第二电极13与桥11之间的接触。在其它实施例中，绝缘部件的顶部表面14a与电极不是共平面的，而是向上突出以使得桥中的主动区更远离电极材料。
图2展示由存储单元结构形成的第一电极12、桥11与第二电极13之间的电流路径15。可用多种配置来实现存取电路以接触第一电极12和第二电极13，以用于控制存储单元的操作，使得可对其进行程序化以将桥11设定在两个固相中的一个，可使用记忆材料来可逆地实现所述两个固相。例如，使用基于硫族化物的相变记忆材料，可将存储单元设定在相对较高的电阻率状态，其中在电流路径中桥的至少一部分是非晶态，也可设定在相对较低的电阻率状态，其中在电流路径中桥的大部分处于晶态。
图3展示桥11中的主动通道16，其中主动通道16是材料受感应而在至少两种固相之间改变的区域。可了解，在所说明结构中可将主动通道16制造得非常小，从而减小了引起相变所需的电流的量值。
图4说明存储单元10的重要尺寸。由第一电极12与第二电极13之间的绝缘部件14(图中称为通道电介质)的宽度界定主动通道的长度L(x方向)。通过控制存储单元的实施例中绝缘部件14的宽度来控制此长度L。在代表性实施例中，可使用薄膜沉积技术在一电极堆栈的侧面上形成一薄侧壁电介质来建立绝缘部件14的宽度。因此，存储单元的实施例具有小于100nm的通道长度L。其它实施例具有约40nm或更小的通道长度L。在另一些实施例中，通道长度小于20nm。将了解，根据特定应用的需要，使用薄膜沉积技术(例如原子层沉积及其类似技术)可使通道长度L甚至小于20nm。
同样，在存储单元的实施例中，桥厚度T(y方向)可很小。在第一电极12、绝缘部件14和第二电极13的顶部表面上使用薄膜沉积技术可建立此桥厚度T。因此，存储单元的实施例具有约50nm或更小的桥厚度T。存储单元的其它实施例具有约20nm或更小的桥厚度。在另一些实施例中，桥厚度T为约10nm或更小。将了解，根据特定应用的需要，只要所述厚度足够用于桥执行其作为存储元件的目的，使用薄膜沉积技术(例如原子层沉积及其类似技术)可使桥厚度T甚至小于10nm，具有至少两种固相，且通过在第一和第二电极上施加电流或电压而使其为可逆的。
如图4中所示，桥宽度W(z方向)同样很小。在优选实施例中实现此桥宽度W，使得其具有小于100nm的宽度。在某些实施例中，桥宽度W约为40nm或更小。
存储单元的实施例包括基于相变的记忆材料以用于桥11，其中包括基于硫族化物的材料和其它材料。硫族元素包括形成周期表的VI族的部分的氧(O)、硫(S)、硒(Se)和碲(Te)四种元素中的任一种。硫族化物包含带更多正电元素或自由基的硫族元素化合物。硫族化物合金包含具有其它物质(例如过渡金属)的硫族化物的组合物。硫族化物合金通常含有一个或一个以上来自元素周期表第六行的元素，例如锗(Ge)和锡(Sn)。硫族化物合金常包括含有锑(Sb)、镓(Ga)、铟(In)和银(Ag)的一种或一种以上的组合物。在技术文献中已描述许多基于相变的记忆材料，包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te和Te/Ge/Sb/S的合金。在Ge/Sb/Te合金族中，各种合金组合物是可用的。所述组合物的特征为TeaGebSb100-(a+b)。
一研究员已描述最有用的合金，在沉积物质中具有Te的平均浓度适当低于70％，通常约低于60％，且一般在从低至约23％到58％Te的范围内变动，更优选的为约48％到58％Te。Ge的浓度约在5％以上，并在物质中平均从低至约8％到约30％的范围内变动，一般保持在50％以下。更优选地，Ge的浓度在从约8％到约40％的范围内变动。在此组合物中，主要组成元素的剩余物为Sb。这些百分比为以构成元素的原子为总100％计的原子百分比。(Ovshinsky‘112专利，10-11行。)另一研究员估测的特定合金包括Ge2Sb2Te5、GeSb2Te4和GeSb4Te7。(NoboruYamada，“Potential of Ge-Sb-Te Phase-ChangeOptical Disks for High-Data-Rate Recording”，SPIEv.3109，28-37页(1997)。)更一般地，例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)等过渡金属和其混合物或合金可与Ge/Sb/Te组合而形成一具有可程序化电阻特性的相变合金。在Ovshinsky‘11211-13行中给出可使用的记忆材料的特定实例，这些实例以引用的方式并入本文中。
相变合金可在第一结构状态与第二结构状态之间转换，所述第一结构状态中材料一般处于非晶固相，所述第二结构状态中在单元的主动通道区域中材料在其局部次序上处于一般晶状固相。这些合金至少为双稳态的。术语“非晶”用于表示一相对较无次序的结构，比一单晶体更无序，其具有可检测的特征，例如比晶体相更高的电阻率。术语“晶体”用于表示一相对较有次序的结构，比一非晶结构更有序，其具有可检测的特征，例如比非晶相更低的电阻率。通常，相变材料可在跨越完全非晶态与完全晶态之间光谱的局部次序的不同可检测状态之间进行电转换。其它受非晶相与晶相之间变化影响的材料特征包括原子次序、自由电子密度和激发能量。材料可转换为不同固相或转换为两种或两种以上固相的混合物，从而在完全非晶态与完全晶态之间提供一灰度级。因此，材料中的电特性可变化。
通过施加电脉冲，可使相变合金从一种相态改变为另一种。已观察到，一较短、较高的振幅脉冲趋向于使相变材料改变为大体非晶态。一较长、较低振幅脉冲趋向于使相变材料改变为大体晶态。一较短、较高振幅脉冲中的能量足够高以允许破坏晶体结构的结合，且足够短以防止原子重新排列为晶态。在没有不适当实验的情况下，可确定脉冲的适当轮廓，尤其适合于特定相变合金。在本揭示内容的以下部分中，相变材料指GST，并将了解，也可使用其它类型的相变材料。本文描述的用于实现一PCRAM的材料为Ge2Sb2Te5。
其它可程序化电阻记忆材料可用于本发明的其它实施例，包括经N2掺杂的GST、GexSby，或使用不同晶体相变以确定电阻的其它材料；PrxCayMnO3、PrSrMnO3、ZrOx，或使用电脉冲以改变电阻状态的其它材料；7，7，8，8-四氰基对苯酿二甲烷(TCNQ)、亚甲基富勒6，6-苯基C61-丁酸甲酯(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、掺杂有其它金属的TCNQ，或具有由电脉冲控制的双稳态或多稳态电阻状态的任何其它聚合物材料。
以下为描述四种类型的电阻记忆材料的简短概述。第一类型为硫族化物材料，例如GexSbyTez，其中x∶y∶z＝2∶2∶5，或x为0-5、y为0-5、z为0-10的其它组合物。可替代使用(例如)掺杂N_、Si_、Ti_或掺杂其它元素的GeSbTe。
形成硫族化物材料的示范性方法使用PVD溅镀或磁控管溅镀方法，其中来源气体为Ar、N2和/或He等等，压力为1毫托至100毫托。通常在室温下完成沉积。可使用纵横比为1至5的准直仪来改善填充性能。为改善填充性能，也可使用几十伏特至几百伏特的DC偏压。另一方面，可同时使用DC偏压与准直仪的组合。
可选择执行在真空中或N2环境中的沉积后的退火处(post-deposition annealing treatment)，以改善硫族化物材料的结晶状态。退火温度通常在100℃至400℃的范围内变动，其中退火时间小于30分钟。
硫族化物材料的厚度取决于单元结构的设计。一般来说，厚度大于8nm的硫族化物材料可具有相变特征，从而使材料展现至少两种稳定电阻状态。
适用于实施例的第二类型的记忆材料为巨磁电阻(“CMR”)材料，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或x为0-1、y为0-1的其它组合物。可替代使用包括锰氧化物的CMR材料。
形成CMR材料的示范性方法使用PVD溅镀或磁控管溅镀方法，其中来源气体为Ar、N2、O2和/或He等等，压力为1毫托至100毫托。沉积温度可在室温至600℃的范围内变动，取决于沉积后处理条件。可使用纵横比为1至5的准直仪来改善填充性能。为改善填充性能，也可使用几十伏特至几百伏特的DC偏压。另一方面，可同时使用DC偏压与准直仪的组合。可施加几十高斯至多达一特斯拉(10,000高斯)的磁场来改善磁性结晶相。
可选择执行在真空中或N2环境或O2/N2混合环境中的沉积后的退火处理，以改善CMR材料的结晶状态。退火温度通常在400℃至600℃的范围内变动，退火时间小于2小时。
CMR材料的厚度取决于单元结构的设计。10nm至200nm厚度的CMR可用作核心材料。一YBCO(YbaCuO3，一类高温超导体材料)缓冲层常用于改善CMR材料的结晶状态。在CMR材料沉积之前，YBCO沉积。YBCO的厚度在30nm至200nm的范围内变动。
第三类记忆材料为双元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等等，其中x∶y＝0.5∶0.5，或x为0-1、y为0-1的其它组合物。示范性形成方法使用PVD溅镀或磁控管溅镀方法，其中反应气体为Ar、N2、O2和/或He等等，压力为1毫托至100毫托，并使用金属氧化物的靶，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等等。通常在室温下进行沉积。可使用纵横比为1至5的准直仪来改善填充性能。为改善填充性能，也可使用几十伏特至几百伏特的DC偏压。如果需要，可同时使用DC偏压与准直仪的组合。
可选择执行在真空中或N2环境或O2/N2混合环境中的沉积后的退火处理，以改善金属氧化物的氧分布。退火温度通常在400℃至600℃的范围内变动，退火时间小于2小时。
替代形成方法使用PVD溅镀或磁控管溅镀方法，其中反应气体为Ar/O2、Ar/N2/O2、纯O2、He/O2、He/N2/O2等等，压力为1毫托至100毫托，使用金属氧化物的靶，例如Ni、Ti、Al、W、Zn、Zr或Cu等等。通常在室温下进行沉积。可使用纵横比为1至5的准直仪来改善填充性能。为改善填充性能，也可使用几十伏特至几百伏特的DC偏压。如果需要，可同时使用DC偏压与准直仪的组合。
可选择执行在真空中或N2环境或O2/N2混合环境中的沉积后的退火处理，以改善金属氧化物的氧分布。退火温度通常在400℃至600℃的范围内变动，退火时间小于2小时。
又一形成方法使用高温氧化系统(例如熔炉或快速热脉冲(“RTP”)系统)进行氧化。温度在200℃至700℃的范围内变动，其中纯O2或N2/O2混合气体压力为几毫托至1标准大气压。时间可在几分钟至几小时的范围内变动。另一氧化方法为电浆氧化。使用具有1毫托至100毫托压力的纯O2或Ar/O2混合气体或Ar/N2/O2混合气体的RF或DC源电浆来氧化金属表面，例如Ni、Ti、Al、W、Zn、Zr或Cu等等。氧化时间在几秒钟至几分钟的范围内变动。氧化温度在室温至300℃的范围内变动，取决于电浆氧化的程度。
第四类记忆材料为聚合物材料，例如掺杂Cu、C60、Ag等等的TCNQ，或PCBM-TCNQ混合聚合物。一种形成方法使用热蒸发、电子束蒸发或分子束外延(“MBE”)系统进行蒸发。在单室中共蒸发固态TCNQ和掺杂剂小球。将所述固态TCNQ和掺杂剂小球放入W舟或Ta舟或瓷舟中。施加高电流或电子束以熔化所述源，使得材料混合并沉积在芯片上。不存在反应性化学物质或气体。在10-4托至10-10托的压力下进行沉积。芯片温度在室温至200℃的范围内变动。
可选择执行在真空中或N2环境中的沉积后的退火处理，以改善聚合物材料的组合物分布。退火温度在室温至300℃的范围内变动，退火时间小于1小时。
图5描述PCRAM单元的结构。所述单元形成于半导体基底20上。例如浅沟渠隔离STI电介质(未图标)的隔离结构使存储单元存取晶体管的列成对隔离。通过充当共同源极区26的n型端子和充当p型基底20中的漏极区25与27的n型端子来形成所述存取晶体管。多晶硅字符线23与24形成存取晶体管的栅极。电介质填充层(未图标)形成于多晶硅字符线上。图案化层与导电的结构，包括共同源极线28且形成插塞结构29与30。所述导电材料可为钨或适用于插塞与线结构的其它材料和组合物。共同源极线28接触源极区26，并充当沿着阵列中列的共同源极线。插塞结构29与30分别接触漏极区25与26。填充层(未图标)、共同源极线28和插塞结构29与30具有大体平坦的顶部表面，适于形成电极层31。
电极层31包括电极部件32、33、34和基底部件39，通过绝缘部件使所述电极部件分离，所述绝缘部件包括例如通过以下描述的侧壁处理而形成的围栏35a和35b。在结构的实施例中，基底部件39可比围栏35a、35b厚，并将电极部件33从共同源极线28分离。例如，基底部件可为80至140nm厚，而围栏窄得多，因为需要减小共同源极线28与电极部件33之间的电容性耦合。在所说明实施例中，围栏35a、35b包含在电极部件32、34侧壁上的薄膜电介质材料，其中通过侧壁上的薄膜厚度确定电极层31的表面的厚度。
记忆材料(例如GST)制成的薄膜桥36位在横跨围栏35a的一侧上的电极层31上，形成第一存储单元，且记忆材料(例如GST)制成的薄膜桥37位在横跨围栏35b的另一侧上的电极层31上，形成第二存储单元。
电介质填充层(未图标)位在薄膜桥36、37上。所述电介质填充层包含二氧化硅、聚醯亚胺、氮化硅或其它电介质填充材料。在实施例中，电介质填充层包含一相对良好的热和电的绝缘体，为所述桥提供热和电隔离。钨插塞38接触电极部件33。包含金属或其它导电材料的在一阵列结构中包括位元线的图案化导电层40位在电介质填充层上，并接触插塞38以建立对应于薄膜桥36和薄膜桥37的存储单元的存取。
图6以布局图展示图5的半导体基底20上的结构。因此，沿着存储单元阵列中的共同源极线28，大体上平行于所述共同源极线28来布局字符线23和24。插塞结构29和30接触半导体基底中的存取晶体管的端子并分别接触电极部件32和34的下侧。记忆材料制成的薄膜桥36和37位在电极部件32、33和34上，且绝缘围栏35a、35b使所述电极部件分离。在图案化导电层40中，插塞38接触薄膜桥36与37之间的电极部件33和金属位元线41(图6中为透明的)的下侧。在图6中还说明金属位元线42(不透明)以加强结构的阵列布局。
在操作中，通过对字符线23施加控制信号来完成与薄膜桥36对应的存储单元的存取，字符线23通过漏极区25、插塞结构29和电极部件32将共同源极线28耦合到薄膜桥36。通过接触插塞38将电极部件33耦合到图案化导电层40中的位元线。同样，通过对字符线24施加控制信号来完成与薄膜桥37对应的存储单元的存取。
将了解，各种材料可用于实现图5和图6中所示的结构。例如，可使用铜金属化。也可利用其它类型的金属化，包括铝、氮化钛和钨基材料。同样，可使用例如掺杂多晶硅的非金属导电材料。电极间围栏35a、35b可为二氧化硅、氧氮化硅、氮化硅、Al2O3，或其它低介电常数电介质。或者，电极间绝缘层可包含从由Si、Ti、Al、Ta、N、O和C组成的群组中选出的一种或一种以上元素。
图7为存储器阵列的示意性说明，可参考图5和图6描述来实现所述存储器阵列。因此，图7中组件的参考数字匹配图5和图6结构中的对应组件。在图7的示意性说明中，在Y方向上大体平行配置共同源极线28、字符线23和字符线24。在X方向上大体平行配置位元线41和42。因此，区块45中的Y译码器和字符线驱动器耦合到字符线23、24。区块46中的X译码器和传感放大器组耦合到位元线41和42。共同源极线28耦合到存取晶体管50、51、52和53的源极端子。存取晶体管50的栅极耦合到字符线23。存取晶体管51的栅极耦合到字符线24。存取晶体管52的栅极耦合到字符线23。存取晶体管53的栅极耦合到字符线24。存取晶体管50的漏极耦合到电极部件32用于薄膜桥36，薄膜桥36又耦合到电极部件33。同样，存取晶体管51的漏极耦合到电极部件34用于薄膜桥37，薄膜桥37又耦合到电极部件33。电极部件33耦合到位元线41。出于示意性目的，电极部件33图解说明于位元线41上的分离位置处。将了解，在其它实施例中，单独电极部件可用于单独存储单元的桥。存取晶体管52和53耦合到同样线上42上的对应存储单元。可见，两列存储单元共用共同源极线28，其中在所说明示意图中在Y方向上配置列。同样，在阵列中的行中，两个存储单元共用电极部件34，其中在所说明示意图中在X方向上配置行。
图8为根据本发明实施例的集成电路的简化方框图。集成电路75包括在半导体基底上使用薄膜相变存储单元来实现的存储器阵列60。列译码器61耦合到多条字符线62，并沿存储阵列60中的列来配置。行译码器63耦合到多条位元线64，沿存储阵列60中的行来配置，以用于对来自存储阵列60中的多栅极存储单元的资料进行读取和程序化。在总线65上将地址供应到行译码器63和列译码器61。区块66中的感测放大器和数据输入结构通过数据总线67而耦合到行译码器63。通过数据输入线71将来自集成电路75上输入/输出端口或来自集成电路75内部或外部的其它资料源的资料提供到区块66中的数据输入结构。在所说明实施例中，所述集成电路上包括其它电路74，例如通用处理器或专用应用电路，或可提供薄膜相变存储单元阵列所支持的芯片上系统功能性的模块的组合。通过资料输出线72将来自区块66中感测放大器的资料供应到集成电路75上的输入/输出端口，或供应到集成电路75内部或外部的其它资料目的地。
在此实例中使用偏压配置状态机69而实现的控制器控制偏压配置电源电压68的应用，例如读取、程序化、抹除、抹除校验和程序化校验电压。可使用所属领域中已知的专用逻辑电路来实现所述控制器。在替代实施例中，所述控制器包含通用处理器，可在相同集成电路上实现所述通用处理器，其执行计算机程序来控制装置的操作。在其它实施例中，专用逻辑电路和通用处理器的组合可用于实现所述控制器。
图9说明在前段制程之后的结构99，在所说明实施例中形成与图7所示阵列中的字符线、源极线和存取晶体管对应的常用CMOS组件。在图9中，源极线106位元在半导体基底中的掺杂区域103上，其中掺杂区域103对应于图中左边的第一存取晶体管的源极端子和图中右边的第二存取晶体管的源极端子。在此实施例中，源极线106延伸至结构99的顶部表面上。在其它实施例中，源极线不一直延伸到表面。掺杂区域104对应于第一存取晶体管的漏极端子。包括多晶硅107和硅化物罩(silicide cap)108的字符线充当第一存取晶体管的栅极。电介质层109位元在多晶硅107和硅化物罩108上。插塞110接触掺杂区域104，并提供到结构99表面的导电路径以用于接触如下所述的存储单元电极。掺杂区域105提供第二存取晶体管的漏极端子。包括多晶硅线111和硅化物罩(未标出)的字符线充当第二存取晶体管的栅极。插塞112接触掺杂区域105并提供到结构99顶部表面的导电路径以用于接触如下所述的存储单元电极。隔离沟渠101和102将耦合到插塞110和112的双晶体管结构与相邻双晶体管结构相隔离。在左边显示字符线多晶硅117和插塞114。在右边显示字符线多晶硅118和插塞113。图9中说明的结构99提供用于形成存储单元组件的基底，包括第一和第二电极，和记忆材料制成的桥，如以下更详细描述。
图10至18说明使用以多层电介质所实现的电极层的装置的制造中的相变桥装置和阶段。图10说明在形成多层电介质填充之后制造过程中的阶段。图10展示由断面330分离的阵列区域310和周边区域320，以用于说明方式的目的，其中用于形成存储装置的制造步骤与形成周边电路相结合。在图10至18中全部保留此断面330。在阵列区域310，形成有多层电介质填充的基底包括由导电插塞110、112的顶部表面和装置上其它类似插塞所界定的接触窗阵列。这些接触窗用于存取如下所述的存储单元。在此实施例中，多层电介质填充包括底部蚀刻停止层201、第一电介质填充层202、第二蚀刻停止层203、第二电介质填充层204和第二电介质填充层204上的保护层205。在代表性实施例中，底部蚀刻停止层201、第二蚀刻停止层203和保护层205包含氮化硅，而第一和第二电介质填充层202、204包含二氧化硅。根据与以下描述制造步骤兼容性的需要，可选择在多层电介质填充中用于底部蚀刻停止层201、第一电介质填充层202、第二蚀刻停止层203、第二电介质填充层204和保护层205的材料。同样，如果在以下描述的制造步骤中所选的材料不是必须给定，那么实施例中可去除底部蚀刻停止层201和保护层205。
图11说明制造过程中的下一阶段。此阶段发生于微影步骤之后，所述微影步骤界定用于接触基底中接触窗阵列的开口，且与接触窗插塞110、112对准。在所述开口内应用一个蚀刻制程或多个蚀刻制程(例如，用于二氧化硅和氮化硅材料的基于CFX或CXFY的反应性离子蚀刻)以移除沟渠206、207中多层填充的底部蚀刻停止层201、第一电介质填充层202、第二蚀刻停止层203、第二电介质填充层204和保护层205，并暴露所述接触窗的顶部表面，包括接触窗插塞110的顶部表面。在此实施例中，使用底部蚀刻停止层201来达到防止过蚀刻到导电插塞110周围的电介质填充内。在其它实施例中，如果不可能发生这种过蚀刻，那么可去除底部蚀刻停止层。
在蚀刻沟渠206、207之后，电介质层共形地沉积在结构上，并等向性地蚀刻为所界定的沟渠206中的侧壁结构208、209，和沟渠207中的侧壁结构210、211。在所说明实施例中，侧壁结构208至211包含氮化硅。侧壁结构的代表性厚度约在30至50纳米的范围内变动。在某些实施例中，如果可能的话考虑到用于本文所描述结构或周围结构的制造过程，那么可能甚至更薄的侧壁结构是优选的。可使用其它材料，其在薄膜中包含良好电绝缘体，且可在以下描述的制造过程中选择性蚀刻所述材料。
图12说明制造过程中的下一阶段。在执行牺牲材料215、216的沉积之后出现此阶段，牺牲材料215、216如用作底部抗反射涂层BARC(类似于光阻剂材料)的聚合物材料，或其它材料，所述其它材料具有良好选择性以用于相对于侧壁结构208至211、第二电介质填充层204和蚀刻停止层203的材料的蚀刻。在沉积牺牲材料215之后，应用并图案化一光阻217、218、219以界定使电极区域(例如沟渠251)和侧壁结构209、210暴露的开口。使用基于氯和氧气体的湿式/干式蚀刻制程对牺牲材料215、216进行回蚀，并停止于多层填充的顶部上，例如顶部保护层205上，或第二电介质填充层204的顶部上。随后，应用蚀刻以移除保护层205和开口内的第二电介质填充层204，使沟渠251内的侧壁间隙壁209、210暴露。
图13说明在应用干式/湿式剥离之后的下一阶段，例如使用氧灰化的干式剥离，随后为应用EKC265蚀刻化学物质或其它化学物质的湿式剥离，所述其它化学物质通常用于在使用光阻剂而形成通孔的图案之后移除这种材料，以移除光阻217、218、219和牺牲材料215、216，其中所述牺牲材料包含与用相同方式蚀刻的光阻相类似的聚合物。所形成结构包括沟渠206和207以用于下层存取结构的第一电极接触窗，所述下层存取结构包括导电插塞110的顶部表面，和用于第二电极接触窗的沟渠251，侧壁结构209、210位于其间。
图14展示将导电材料填入沟渠206、207、251的工序的结果。例如，可使用通常应用的铜或铜合金金属化以用于使用导电材料填充小的通孔。所应用技术可与用于以下所述金属化层的技术相同，以改善在用于金属化制程的临界尺寸缩短时所述制程的可量测性。替代方法的实例包括钨或铝金属化。在沉积导电材料之后，应用回蚀或化学机械研磨技术以使结构平坦化，用侧壁结构209、210隔离导电部件220、221、222。在铜金属化的情况中利用多层电介质填充中的保护层205来防止铜扩散到结构中。对于其它金属化技术来说，可去除保护层205。用于沉积铜的制程包括电化学、机械沉积技术，其使用可从California的Milpitas的NuTool，Inc获得的技术。
图15说明在应用一工序以移除表面附近导电材料的一部分之后的下一阶段。例如，在所述导电材料包含铜时，可利用湿式制程来移除所述材料顶部表面的(例如)10至50纳米，使侧壁结构209、210保持自所形成表面突出。可使用高度、化学低应力电化学研磨或电化学机械沉积(ECMD)来回蚀铜，从而在沟渠中留下凹槽。例如，在第一阶段中(通过平坦化)移除铜，其中通过检测氧化层(第二电介质填充层204)或SiN层(保护层205)(如果存在)来产生端点信号。随后，在第二阶段中，在改变为不同配方、浆料或具有铜对氧化物或SiN的较高选择性的研磨头之后，对通孔内的铜进行选择性蚀刻以使通孔中的铜呈盘状(dish)。
随后，沉积电极材料(例如TaN或TiN)以填充由回蚀形成的凹槽。选择所述电极材料以用于与可程序化电阻记忆材料的兼容性，并充当导电材料与相变材料之间的扩散障壁。或者，所述电极材料可为TiAlN或TaAlN，或可包含(对于进一步实例来说)由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni与Ru及其合金组成的群组中选择的一种或一种以上元素。在沉积电极材料之后，如果需要，那么通过化学机械研磨或另外移除保护层205并暴露侧壁结构209、210的顶部表面209A和210A来使结构平坦化。所形成顶部电极部件包括电极材料制成的薄膜223、224、225，由侧壁结构209、210隔离所述薄膜。
图16说明在可程序化电阻材料制成的薄膜随后为保护材料(例如氮化硅)制成的薄膜沉积并图案化以界定由补片227覆盖的可程序化电阻材料制成的桥226之后的制程中的下一阶段，其中补片227由保护可程序化电阻材料不受随后步骤中蚀刻化学物质影响的材料制成。在此实例中，桥226用于两个存储单元并在此阶段处从第一存储单元左边的第一电极部件(薄膜223)延伸到第二存储单元右边的第一电极部件(薄膜225)，跨越在所述第一与第二单元之间共用的第二电极部件(薄膜224)。可使用一个或一个以上常规微影步骤对桥226进行图案化以界定矩形补片。可应用例如光阻修整的技术来减小补片的宽度。在共同待决的美国专利申请案第11/155,067号中描述了减小补片宽度的代表性技术，所述申请案以引用的方式并入本文中。
图17说明在阵列区域中和在周边区域中在存储单元结构上沉积金属间电介质230之后的结构。如图18中所示，应用微影步骤来打开到电极部件(薄膜224)的通孔，随后为导电填充，例如铜填充和化学机械研磨以形成插塞，或如上所述的ECMP。在处理的实施例中，使用铜合金镶嵌金属化过程，其中形成图案化导电层，将氟硅酸盐玻璃(FSG)沉积在暴露的表面上，并随后在所要图案中形成光阻图案。应用蚀刻来移除暴露的FSG，并随后在图案中沉积衬层和种晶层。随后应用铜电镀来填充图案。在电镀之后，应用退火步骤，随后为研磨制程。在形成接触电极部件(薄膜224)的插塞之后，桥226和补片227划分为在左边跨越电介质侧壁结构209的薄膜桥226A、补片227A和在右边跨越电介质侧壁结构210的薄膜桥226B、补片227B。在化学机械研磨之后，界定图案化导电层，包括在阵列区域中的位元线232，和周边区域中的其它金属化233、234。
所形成装置通过一电流路径运行，所述电流路径从位元线232穿过电极部件(薄膜224)和薄膜桥226A，到电极部件(薄膜223)、导电部件220，进入导电插塞110，并在存取结构上穿过到共同源极线106下方。在可程序化电阻材料包含相变材料(例如GST)时，当所述相变材料处于非晶态时，存储单元记忆一位元，例如逻辑0，且当所述相变材料处于多晶态时，存储单元记忆另一位元，例如逻辑1。
本文描述的处理步骤容易与标准CMOS制造技术相结合，并可用减小金属化的临界尺寸来较好地定标，尤其是在形成电极部件(导电部件220、221、222)中用于填充步骤的金属化匹配于用于上部层的金属化，例如用于位元线232的铜金属化。可使用不需要与针对多层金属化技术中若干金属层之间的内金属层接触窗而开发的金属化技术一样与用于填充高纵横比通孔良好运作的技术来沉积电极材料制成的薄膜，包括电极部件(薄膜223、224、225)。
本文描述的单元包含两个底部电极，电介质间隙壁位于其间，且由在所述电极的顶部上的相变材料制成的桥横跨所述间隙壁。所述底部电极和电介质间隙壁形成于在前段制程CMOS逻辑结构或其它功能电路结构上的电极层中，从而提供了容易支持在单个芯片上的嵌入式存储器和功能电路的结构，所述单个芯片为(例如)称为芯片上系统(SOC)装置的芯片。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。
权利要求
1.一种用于制造存储装置的方法，其特征在于，包含在具有顶部表面的一基底中形成一电路，所述电路包括在所述基底的顶部表面上的一第一接触窗阵列；在所述基底上形成一电极层，所述电极层具有顶部表面，所述电极层包括一电极对阵列，包括使用一金属化制程来沉积个别电极对的一第一电极和一第二电极，并在所述第一电极与所述第二电极之间形成个别绝缘部件，其中所述第一电极与所述第一接触窗阵列中的对应接触窗相接触，且其中所述第一电极与所述第二电极和所述绝缘部件延伸到所述电极层的顶部表面，且所述绝缘部件具有在所述电极层的顶部表面，介于所述第一电极与所述第二电极之间的一宽度；在所述电极层的顶部表面上形成一记忆材料制成的一桥阵列，所述桥阵列包括用于所述电极对阵列中的每一所述电极对的桥，接触个别所述第一电极和所述第二电极并跨越个别所述绝缘部件延伸，所述桥包含所述记忆材料制成的一补片，所述补片具有一第一侧和一第二侧，并以所述第一侧接触个别所述第一电极和所述第二电极，所述桥界定跨越所述绝缘部件在所述第一电极与所述第二电极之间的一电极间路径，所述电极间路径具有由所述绝缘部件的所述宽度所界定的一路径长度，其中所述记忆材料具有至少两种固相；以及使用所述金属化制程在所述桥上形成一图案化导电层，并在所述电极对阵列中的所述第二电极与所述图案化导电层之间形成一第二接触窗阵列。
2.如权利要求1项所述的用于制造存储装置的方法，其特征在于，其中形成所述电极层包括形成一多层结构，包括一第一电介质填充层、在所述第一电介质填充层上的一蚀刻停止层、和在所述蚀刻停止层上的一第二电介质填充层；在包括一接触窗通孔的图案中蚀刻所述多层结构，所述接触窗通孔暴露了所述基底的顶部表面上的所述第一接触窗阵列中的一选定接触窗；在所述接触窗通孔的侧壁上形成一侧壁电介质间隙壁；用一牺牲材料覆盖所述多层结构，填充所述接触窗通孔；在包括一开口的图案中选择性蚀刻所述牺牲材料，所述开口暴露所述多层结构上的一电极区域和所述侧壁电介质间隙壁，停止于所述第二电介质填充层的顶部表面水平附近；移除所述电极区域中的所述第二电介质填充层，停止于所述蚀刻停止层上，以在所述多层结构中形成一电极沟渠，并使所述侧壁电介质间隙壁位于所述电极沟渠的侧面上；从所述接触窗通孔移除所述牺牲材料，暴露所述选定接触窗并使所述侧壁电介质间隙壁位于一开口对之间，所述开口对包括所述接触窗通孔和所述电极沟渠；沉积一导电材料，使用所述金属化制程用所述导电材料填充所述接触窗通孔和所述电极沟渠以形成一填充结构。
3.如权利要求2项所述的用于制造存储装置的方法，其特征在于，其中包括在所述多层结构中形成一底部蚀刻停止层，且其中在包括所述接触窗通孔的图案中蚀刻所述多层结构包括首先蚀刻停止于所述底部蚀刻停止层上的所述接触窗通孔，并随后蚀刻停止于所述选定接触窗的所述接触窗通孔内的所述底部蚀刻停止层。
4.如权利要求2项所述的用于制造存储装置的方法，其特征在于，其中包括在所述多层结构中在所述第二电介质填充层上形成一保护层，并在用所述导电材料填充所述电极沟渠之后移除所述保护层。
5.如权利要求2项所述的用于制造存储装置的方法，其特征在于，其中所述牺牲材料包含有机聚合物。
6.如权利要求2项所述的用于制造存储装置的方法，其特征在于，其中所述牺牲材料包含抗反射材料。
7.如权利要求2项所述的用于制造存储装置的方法，其特征在于，包括将所述接触窗通孔和所述电极沟渠内的所述导电材料回蚀至所述侧壁电介质间隙壁的顶部表面以下的水平，以形成一电极凹槽；用经选择而与一可程序化电阻材料兼容的一电极材料填充所述电极凹槽，直至使所述电极对之间的所述侧壁电介质间隙壁的个别顶部表面的水平，其中所述电极对包括充当所述第一电极的一个别填充接触窗通孔和充当所述第二电极的填充所述电极沟渠内的所述导电材料。
8.如权利要求2项所述的用于制造存储装置的方法，其特征在于，其中所述导电材料包含铜。
9.如权利要求7项所述的用于制造存储装置的方法，其特征在于，其中所述电极材料包含所述导电材料与所述可程序化电阻材料之间的一扩散障壁。
10.如权利要求7项所述的用于制造存储装置的方法，其特征在于，其中所述电极材料为包括Ti和Ta中的一种或两种的导电氮化物。
11.如权利要求1项所述的用于制造存储装置的方法，其特征在于，其中将所述电极对阵列中的两个所述电极对配置于一列中，包括充当两个所述电极对的第一对中的所述第一电极的一第一填充接触窗通孔、充当两个所述电极对的两者中的所述第二电极的一填充电极沟渠、和充当两个所述电极对的第二对中的所述第一电极的一第二填充接触窗通孔。
12.如权利要求1项所述的用于制造存储装置的方法，其特征在于，其中所述记忆材料包含Ge、Sb和Te的组合。
13.如权利要求1项所述的用于制造存储装置的方法，其特征在于，其中所述记忆材料包含来自Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S和Au的群组中的两种或两种以上材料的组合。
14.一种用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，包含在具有顶部表面的一基底中形成一电路，所述电路包括所述基底的顶部表面上的一接触窗阵列；形成一多层结构，包括一第一电介质填充层、在所述第一电介质填充层上的一蚀刻停止层、和所述蚀刻停止层上的一第二电介质填充层；在包括一接触窗通孔的图案中蚀刻所述多层结构，所述接触窗通孔暴露了所述基底的顶部表面上的所述接触窗阵列中的一选定接触窗；在所述接触窗通孔的侧壁上形成一侧壁电介质间隙壁；用一牺牲材料覆盖所述多层结构，填充所述接触窗通孔；在包括一开口的图案中选择性蚀刻所述牺牲材料，所述开口暴露所述多层结构上的一电极区域和所述侧壁电介质间隙壁，停止于所述第二电介质填充层的顶部表面水平附近；移除所述电极区域中的所述第二电介质填充层，停止于所述蚀刻停止层上，以在所述多层结构中形成一电极沟渠，并使所述侧壁电介质间隙壁位于所述电极沟渠的侧面上；从所述接触窗通孔移除所述牺牲材料，暴露所述选定接触窗并使所述侧壁电介质间隙壁位于一开口对之间，所述开口对包括一开口接触窗通孔和一开口电极沟渠；沉积一导电材料，用所述导电材料填充所述接触窗通孔和所述电极沟渠以形成一填充结构；将所述接触窗通孔和所述电极沟渠内的所述导电材料回蚀至所述侧壁电介质间隙壁的顶部表面以下的水平，以形成一电极凹槽；用经选择而与所述可程序化电阻材料兼容的一电极材料填充所述电极凹槽，直至使一电极对之间的所述侧壁电介质间隙壁的个别顶部表面的水平，其中所述电极对包括充当一第一电极的一个别填充接触窗通孔和充当一第二电极的一填充电极沟渠内的所述导电材料，并提供包括一电极对阵列的一电极层的顶部表面；在所述电极层的顶部表面上形成所述可程序化电阻材料制成的一桥阵列，所述桥阵列包括用于所述电极对阵列中的所述电极对的一桥，接触个别所述第一电极和所述第二电极并跨越所述侧壁电介质间隙壁的个别顶部表面延伸，所述桥界定跨越一绝缘部件的在所述第一电极与所述第二电极之间的一电极间路径，所述电极间路径具有由所述绝缘部件的一宽度所界定的一路径长度；以及在所述桥上形成与所述电极对阵列中所述第二电极电连通的一图案化导电层。
15.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中包括在所述多层结构中形成一底部蚀刻停止层，且其中在包括所述接触窗通孔的图案中蚀刻所述多层结构包括首先蚀刻停止于所述底部蚀刻停止层上的所述接触窗通孔，并随后蚀刻停止于所述选定接触窗上的所述接触窗通孔内的所述底部蚀刻停止层。
16.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中包括在所述多层结构中在所述第二电介质填充层上形成一保护层，并在用所述电极材料填充所述电极凹槽之后移除所述保护层。
17.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述牺牲材料包含有机聚合物。
18.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述牺牲材料包含抗反射材料。
19.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述导电材料包含铜。
20.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述电极材料包含在所述导电材料与所述可程序化电阻材料之间的一扩散障壁。
21.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述电极材料为包括Ti和Ta中的一种或两种的导电氮化物。
22.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述电路包括多条字符线和由所述多条字符线上的信号所控制的一隔离装置，且所述图案化导电层包含多条位元线。
23.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中在将所述电极对阵列中的两个电极对配置于一列中，包括充当两个所述电极对的一第一对中的所述第一电极的一第一填充接触窗通孔、充当两个所述电极对的两者中的所述第二电极的所述填充电极沟渠、和充当两个所述电极对的一第二对中的所述第一电极的一第二填充接触窗通孔。
24.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述记忆材料包含Ge、Sb和Te的组合。
25.如权利要求14项所述的用于制造包含可程序化电阻材料的存储装置的方法，其特征在于，其中所述记忆材料包含来自Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S和Au的群组中的两种或两种以上材料的组合。
全文摘要
一种制造相变存储装置的方法包含形成电极层。使用导体填充技术在所述电极层中制造电极，所述技术还使用层间导体以用于金属化层，从而改进以金属化层的缩短的临界尺寸来定标的制程。所述电极层通过如下步骤制成在基底上形成多层电介质层，蚀刻所述多层电介质层以形成用于电极部件接触下方电路的通孔，在所述通孔上形成绝缘间隙壁，蚀刻穿过所述多层电介质层中的顶层以在所述绝缘间隙壁之间形成用于电极部件接触上方电路的沟渠，使用金属化制程用导电材料填充所述通孔和沟渠。记忆材料制成的薄膜桥形成于所述电极层上。
文档编号H01L45/00GK1979813SQ20061013790
公开日2007年6月13日 申请日期2006年10月30日 优先权日2005年12月5日
发明者赖二琨, 何家骅, 陈逸舟, 谢光宇 申请人:旺宏电子股份有限公司