专利名称：隔离片电极小管脚相变随机存取存储器及其制造方法
技术领域：
本发明涉及使用相变存储器材料的高密度存储器器件，包括以硫属化物为基础的材料与其它可编程电阻材料。本发明还涉及用于制造上述器件的方法。
背景技术：
以相变为基础的存储器材料被广泛地应用于读写光盘中。这些材料包括有至少两种固相，包括例如通常为非晶固相，以及通常为结晶固相。激光脉冲用于读写光盘中，以在二种相之间进行切换，并读取该材料在相变之后的光学性质。
例如硫属化物及类似材料的这些相变存储器材料，可通过对其施加其幅度合适于于集成电路中的电流，而致使其晶相变。一般而言，非晶态的特征是其电阻高于结晶态，此电阻值可轻易测量得到并将其作为指示。这种特性则引发了使用可编程电阻材料来形成非易失性存储器电路等的兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般是低电流步骤。从结晶态转变至非晶态(以下称为重置(reset))一般是高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变材料会快速冷却，抑制相变的过程，使得至少部份相变结构得以维持在非晶态。在理想状态下，致使相变材料从结晶态转变至非晶态的重置电流幅度应该是越低越好。可以通过减小在存储器中的相变材料元件的尺寸、以及减少电极与此相变材料的接触面积来实现降低重置所需的重置电流幅度的目的，因此可针对此相变材料元件施加较小的绝对电流值来实现较高的电流密度。
该领域发展的一种方法是致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这种微小孔洞的专利包括于1997年11月11日公告的美国专利第5,687,112号”Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公告的美国专利第5,789,277号”Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；于2000年11月21日公告的美国专利第6,150,253号”Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Fabricating the Same”、发明人为Doan等。
在以非常小的尺寸来制造这些器件、以及在满足量产存储器器件时所需求的严格的制造过程变量时，则会遇到问题。优选地提供一种存储器单元(memory cell)结构，其具有小尺寸以及低重置电流，以及用于制造该结构的方法，其可满足量产存储器器件时的严格的制造过程变量规格。优选地提供一种制造过程与结构，其与同一集成电路的周边电路的制造程序兼容。
发明内容
本发明描述一种适用于量产集成电路中的相变随机存取存储器(PCRAM)。在本文中所描述的技术包括一种存储器器件，其包括具有顶侧(top side)的第一电极、具有顶侧的第二电极、以及位于此第一电极与第二电极之间的绝缘壁。此第一与第二电极包括在电极间绝缘壁上的侧壁结构(或称隔离片(spacer))，在本发明实施例中，此侧壁结构为凹盘型(pan-shaped)电极构件的一部份。此凹盘型电极构件包括具有周缘(perimeter)的接点(pad)构件，以及从此接点构件接近周缘处垂直延伸的侧壁结构(“凹盘型”一词并非将在此描述的侧壁结构的垂直尺寸限定于任何相对于接点构件的水平尺寸的相对比例)。薄膜可编程电阻材料导桥横跨此绝缘壁，并在第一与第二电极之间、横跨绝缘壁处定义电极间路径。绝缘壁在第一与第二电极之间、接近第一电极的顶侧与第二电极的顶侧处具有厚度。横跨绝缘壁的电极间路径的路径长度由绝缘壁的厚度所定义。对该相变存储器而言，该导桥包括存储器材料，该存储器材料具有至少二个固态相并且通过该材料的电流或通过施加在第一与第二电极之间的电压可逆地诱发，该材料可以是例如以硫属化物为基础的材料或其它相关材料。
存储器材料中受到可编程电阻的活性区域能够非常微小，并且所述活性区域由绝缘壁的厚度(x轴的路径长度)、用于形成导桥的薄膜厚度(y轴)、导桥中垂直于路径长度的宽度(z轴)、以及用于接触至导桥的侧壁电极结构的宽度所定义。在实施例中，侧壁电极结构的宽度以及用于形成导桥的薄膜存储器材料的厚度由薄膜厚度所定义，但并不受限于用于形成该存储器单元的平版印刷制造过程。导桥的宽度以及绝缘壁的厚度也小于最小特征尺寸F，此特征尺寸F是在图案化本发明实施例的材料层时所使用的平版印刷制造过程所特有的。在实施例中，绝缘壁的厚度以及导桥的宽度是利用光阻修剪(photoresist trimming)技术定义的，其中掩膜图案用于在该芯片上定义平版印刷的光阻结构，其具有最小特征尺寸F，且该光阻结构利用等向性蚀刻进行修剪以实现小于F的特征尺寸。经修剪的光阻结构接着被用来将较窄图案转移到存储器材料上的绝缘材料层。同时，也可使用其它技术来在集成电路中的材料上形成窄线。因此，具有简单构造的相变存储器单元，可实现非常微小重置电流与低耗能的目的，并且易于制造。
在本发明的实施例中，提供了存储器单元阵列。在此阵列中，多个电极构件以及位于电极构件间的绝缘壁在集成电路上形成了电极层。该电极层具有上表面，且在本发明的某些实施例中该上表面是基本上平坦的。横跨电极之间的绝缘壁的对应的多个薄膜导桥，在电极层的上表面上形成了存储器元件。从电极层中的第一电极穿越电极层上表面的薄膜导桥而到达电极层的第二电极的电流路径，是由该阵列中的每一存储器单元所建立的。
在本发明中，位于集成电路上的电极层下的电路，可利用已知的用于形成逻辑电路与存储器阵列电路的技术而形成，例如互补金属氧化物半导体(CMOS)技术。
同时，在本发明的阵列实施例中，电极层上的电路包括多条位线。在本发明所述的位线位于电极层上的实施例中，电极层中用作存储器单元的第一电极的电极构件被共享，从而使得单一电极构件用作阵列中行内的二个存储器单元的第一电极。此外，在本发明一个实施例中，多条位线中的位线沿着阵列中的行排列，且在对应行中的二个相邻的存储器单元共享接点结构，以接触该第一电极。
本发明还公开了一种用于制造存储器器件的方法。该方法包括在衬底上形成电极层，该衬底包括利用前段(front-end-of-line)制造过程所制造的电路。本方法中的电极层具有上表面。所述电极层包括第一凹盘型电极构件、以及第二凹盘型构件、以及介于每一个待形成存储器单元中的第一与第二凹盘型构件之间的绝缘壁。位于第一与第二凹盘型电极构件以及绝缘壁上的侧壁结构延伸至电极层的上表面，且绝缘壁在上表面的侧壁结构之间具有厚度，如同上述与相变存储器单元结构相关。本发明所述的一种方法包括在衬底上形成窄绝缘构件，其中窄绝缘构件的厚度小于在制造前段制造过程所使用的平版印刷制造过程的最小特征尺寸。利用顺形(conformal)方法将例如氮化钛之类的电极材料沉积在衬底上的窄绝缘构件上。
或者，可使用二个步骤的制造过程，包括对钨填充或其它适合材料进行沉积，以填满窄绝缘构件之间。利用例如以氟为基础的反应性离子蚀刻(reactive ion etching)技术而回蚀刻(etch back)该钨填充，以露出窄绝缘构件的侧壁。接着，在窄绝缘构件上形成薄膜顺形层的电极材料(例如氮化钛)。
采用化学机械研磨或其它类似制造过程对所生成的结构进行回蚀刻，以露出绝缘构件的顶面以及位于绝缘材料的侧壁上的电极材料。电极材料向下延续至侧壁，并进入衬底上介于绝缘构件之间的水平接点区域，以在绝缘构件的两个边上形成第一与第二电极。所生成的结构采用填充材料填满，例如二氧化硅或其它绝缘材料，并接着进行再平面化。此方法还包括在电极层的上表面上、横跨每一待形成存储器单元的绝缘构件形成存储器材料导桥。此导桥包括薄膜存储器材料，其具有第一侧与第二侧，并以第一侧接触至第一与第二电极。此导桥定义了在第一与第二电极之间的、横跨此绝缘构件的电极间路径，其路径长度由绝缘构件的宽度所定义。在本方法的实施例中，在电极层上的存取结构是通过在导电层上形成图案化导电层，并在第一电极与此图案化导电层之间形成接点而制成的。
在制造方法的一个实施例中，电极层由包含下列步骤的制造过程形成在衬底上形成电介质层；蚀刻此电介质层以形成窄绝缘构件；在电介质层上形成导电层，以形成侧壁导体结构；利用化学机械研磨或其它方法研磨此导电层，以定义此电极层，其中此侧壁导体与绝缘构件外露于上表面，并用作绝缘构件、第一电极、以及第二电极。
可以通过以下方法形成此窄绝缘构件使用平版印刷制造过程而图案化一层电阻材料，以在电介质层中定义沟槽，同时放置带状结构以在沟槽之间定义窄壁。对带状结构的宽度进行修剪，以定义更窄的电阻材料条。接着将更窄的电阻材料条用作蚀刻掩膜，以形成绝缘构件。或者，可利用平版印刷制造过程定义此窄绝缘构件，以在电介质层中定义沟槽，且具有位置可在沟槽间定义窄壁的带状结构，如上所述，接着进行等向性蚀刻。若使用二氧化硅绝缘构件，则等向性蚀刻可通过湿式稀释氢氟酸完成，若使用氮化硅绝缘构件则使用稀释磷酸。
在此制造方法的一个实施例中，该存储器材料导桥由包含下列步骤的制造过程形成
在电极层的上表面上形成一层存储器材料；在存储器材料层上形成一层电阻材料；利用平版印刷制造过程图案化此电阻材料层，以定义与存储器元件的位置对应的图块(patch)；修剪此图块的宽度以在存储器材料层上定义更窄的、经修剪的电阻材料图块；蚀刻存储器材料层中未被所述经过的修剪电阻材料所保护的部分，以形成存储器材料导桥。
以下详细说明本发明的结构与方法。本发明内容说明章节目的并非在于定义本发明。本发明是由权利要求定义的。本发明的所有实施例、特征、目的及优点等将可透过下列具体实施方式
以及附图获得充分了解。
附图简述
图1示出了实施例中的薄膜导桥相变存储器元件；图2示出了图1中的薄膜导桥相变存储器元件的尺寸；图3示出了在电极层下的一对相变存储器元件及其存取电路、以及在电极层上的位线的结构；图4示出了在电极层下的一对相变存储器元件及其存取电路、以及在电极层上的位线的可替代结构；图5示出了包括有相变存储器元件的存储器阵列；图6示出了包括有薄膜相变存储器阵列与其它电路的集成电路的方框图；图7示出了衬底的剖面图，其包括通过前段制造过程所形成的存取电路，在用于制造以图3的结构为基础的相变存储器器件的制造过程中所制成；图8示出了形成衬底以提供图3中的结构的电极层时的下一步骤；图9A与9B示出了该制造过程的下一步骤的布局与剖面图，显示氧化层的沉积与平版印刷掩膜的形成；
图10A与10B是该制造过程的下一步骤，包括修剪如图9A与9B所示的平版印刷掩膜；图11示出了该制造过程的下一步骤的剖面图，包括根据经过修剪的掩膜的图案所进行的蚀刻；图12示出了对应于将电极材料沉积在图11的蚀刻结果结构上的剖面图；图13示出了用于将电极材料形成在图11的蚀刻结果结构上的可替代制造过程的第一步骤的剖面图；图14示出了用于将电极材料形成在图11的蚀刻结果结构上的可替代制造过程的第二步骤的剖面图；图15示出了用于将电极材料形成在图11的蚀刻结果结构上的可替代制造过程的第三步骤的剖面图；图16示出了在制造此器件的制造过程中的下一步骤的剖面图，接续在图12所示的结构之后；图17A与17B示出了在图16中的结构经过回蚀刻后的下一步骤的剖面图；图18示出了该制造过程的下一步骤中，在图17A与17B所示的结构之上形成存储器材料层的剖面图；图19A与19B示出了用于图案化图18的存储器材料层的掩膜的布局与剖面图，其用于将存储器材料导桥放置在电极材料层上；图20A与20B示出了用于图案化图18的存储器材料层的经过修剪的掩膜的布局与剖面图，以在电极层上定义具有次平版印刷(sub-lithographic)尺寸的存储器材料导桥；图21A与21B示出了利用经过修剪的掩膜来针对图18的存储器材料层进行蚀刻所获得的存储器材料导桥的布局与剖面图；图22示出了在图21A与21B中的结构中形成填充之后的剖面图；图23A与23B示出了用于在图22的填充层中形成介层窗(via)的布局与剖面图；图24示出了在图23B的介层窗中填入导电材料后的制造过程步骤；以及图25示出了在图24的结构上形成图案化导电层结构的制造过程步骤。
主要器件符号说明10 存储器单元11 存储器材料导桥12 第一电极12a，13a，14a上表面13 第二电极14 绝缘壁15，16 绝缘填充20 半导体衬底23，24 多晶硅字线25，27 漏极26 公共源极28 公共源极线29，30 栓塞结构31，31A 电极层32，33，34 电极构件32’，33’，34’ 电极构件35，35’ 导桥35a，35b 绝缘壁36，37 薄膜导桥38 导电栓塞40 导电层41 电介质填充48，42 位线43，44，45 金属垫46 X解码器以及感测放大器49 Y解码器以及字线驱动器50～53 存取晶体管
60存储器阵列61列解码器62字线63行解码器64位线65，67总线66感测放大器以及数据读入68偏压排列供给电压69偏压排列状态机制71数据输入线路72数据输出线路74其它电路75集成电路99结构103 掺杂区域104，105 漏极106 源极线107，111 多晶硅108 硅化物覆盖层109 电介质层110，112 栓塞110A，112A栓塞之上表面114 蚀刻停止材料层115 栅极氧化物层117 回蚀刻源极线118 绝缘结构120 绝缘层121 掩膜122～124 开口122’～124’ 开口
125～128掩膜125’～128’掩膜特征131 掩膜132～134沟槽135～138侧壁140～143绝缘壁141’，142’绝缘壁141A，142A 上表面150 薄膜151～153接触体151’～153’接触块(contact pad)154 电极材料层160 填充层161 上表面162～164凹盘型电极构件162B，163A，163B，164A 上表面170 GST层171 氮化硅层173，174图块173’，174’掩膜179，181存储器材料导桥180，182保护盖185 绝缘填充186 介层窗187 栓塞188 位线具体实施方式
参照图1-25对薄膜相变存储器单元、此等单元的阵列、以及用以制造此存储器单元的方法进行详细说明。
图1示出了存储器单元10的基本结构，包括存储器材料导桥11与其下的电极层，电极层包括第一电极12、第二电极13、以及位于第一电极12与第二电极13之间的绝缘壁14。第一与第二电极包括了薄膜侧壁结构。绝缘填充15，16临近此侧壁结构，并提供了用于支撑导桥11的平坦上表面。如图所示，第一与第二电极12，13具有上表面12a，13a。类似地，绝缘构件14也具有上表面14a。在此实施例中，在电极层中的该些结构的上表面12a，13a，14a定义了电极层的基本上平坦的上表面。存储器材料导桥11位于电极层的平坦上表面上，使得在导桥11的底侧实现第一电极与导桥11之间、以及位于第二电极13与导桥11之间的接触。
在操作中，由此存储器单元结构形成从第一电极12、穿过导桥11、而到达第二电极13的电流路径。存取电路可以用于采用多种不同配置来接触此第一电极12与第二电极13，以控制存储器单元的操作，使得其可以被程序化以使用程序电阻值对导桥进行设定，以指定数据值。举例而言，使用含硫属化物的相变存储器材料，此存储器单元可被设定至相对高的电阻态，其中此导桥在电流路径中的至少一部份是非晶态，或者此存储器单元可被设定至相对低的电阻态，而在电流路径中的导桥的全部或大部分是处于结晶态。
存储器单元10中的活性信道是用于相变存储器单元中的、材料被诱发以在至少二个固态相之间进行切换的区域。可以理解的是，在所示结构中，此活性区域可以制造得非常微小，减少用于诱发相变所需要的电流幅度。
图2示出了存储器单元10的主要尺寸。活性信道的长度L(x轴)是由绝缘壁14(图中称为信道电介质质)介于第一电极12与第二电极13之间的厚度定义的。此长度L可通过控制存储器单元实施例中的绝缘壁14的宽度而进行控制。在代表实施例中，绝缘壁14的宽度可以利用次平版印刷(sub-lithographic)图案化技术界定，以形成其尺寸小于用于制造此器件的存取结构的制造过程的最小平版印刷特征尺寸的薄绝缘层。因此，存储器单元的实施例中，具有小于50nm的信道长度L。其它实施例中，信道长度L为40nm或小于40nm。
类似地，电极厚度小于100nm，并在某些实施例中小于50nm。在相变存储器单元的优选实施例中，电极厚度为约20nm或者小于20nm。类似地，在存储器单元实施例中的导桥厚度Tb(y轴)可以非常微小。导桥厚度Tb可通过使用薄膜沉积技术而形成在第一电极12、绝缘壁14、以及第二电极13的上表面上。因此，存储器单元实施例中，导桥厚度Tb为50nm以下。其它存储器单元的实施例中，导桥厚度为20nm以下。在其它实施例中导桥厚度Tb为10nm以下。可以了解的是，导桥厚度Tb甚至可以利用如原子层沉积技术等而使其小于5nm，视特定应用的需求而定，只要此厚度可以使导桥执行其存储器元件的目的即可，亦即具有至少二个固态相、并且可逆地由电流或施加到第一与第二电极之间的电压所诱发。
如图2所示，导桥宽度W(z轴)也非常微小。在优选实施例中，此导桥宽度小于50nm。在某些实施例中，导桥宽度为40nm以下。
相变元件可由优选地包括有以硫属化物材料为基础的一类材料所构成。硫属化物包括形成元素周期表上第VI族的部分的下列四种元素中的任意一种氧(O)、硫(S)、硒(Se)、以及碲(Te)。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变为基础的存储器材料已经在技术文件中进行了描述，包括下列合金镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并且在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳地是介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素相加总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变合金，其具有可编程电阻属性。可使用的存储器材料的特殊示例如Ovshinsky‘112专利中栏11-13所述，在此引入该示例作为参考。
相变化材料能在该单元的主动信道区域内按照位置顺序在材料为一般非晶固态(amorphous solid phase)的第一结构状态与材料为一般结晶固态(crystalline solid phase)的第二结构状态之间进行切换。这些材料至少为双稳态。术语“非晶”用于指示相对较无次序的结构，其与单晶相比更加无次序性，而具有可检测的特征，例如与结晶态相比具有更高的电阻值。术语“结晶态”用于指示相对较有次序的结构，其与非晶态相比更有次序，因此包括可检测的特征，例如比非晶态更低的电阻值。典型地，相变材料可以在完全结晶态与完全非晶态之间的所有可检测的不同状态之间进行电切换。其它受到非晶态与结晶态之间的改变的影响的材料特征包括原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态，或者可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰度级部分。此材料中的电属性也可能随之改变。
相变合金可通过施加电脉冲而从一种相态切换至另一种相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量足够大，因此足以破坏结晶结构的键，同时其足够短，因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以确定特别适用于特定相变合金的适当的脉冲量变曲线。在本文的后续部分，此相变材料称为GST，同时应该理解的是，也可以使用其它类型的相变材料。在本文中所描述的一种适用于相变元件中的材料为Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程存储器材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态转换来决定电阻的物质；PrxCayMnO3、PrSrMnO3、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲来改变电阻状态的材料；或其它使用电脉冲来改变电阻状态的物质；TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene 6，6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何包括采用电脉冲进行控制的双稳定或多稳定电阻态的其它聚合物材料。
图3示出了PCRAM单元的结构。此单元形成在半导体衬底20上。例如浅沟槽绝缘电介质(STI)等的绝缘结构隔离了成对的存储器单元存取晶体管列。此存取晶体管在P型衬底20中，将n型终端26用作为公共源极区域，并将n型终端25，27用作为漏极终端。多晶硅字线23，24用作存取晶体管的栅极。在多晶硅字线上形成电介质填充层。该层是图案化的导电结构，包括公共源极线28，公共源极线28接触至源极区域26，并沿着阵列中的列用作为公共源极线。栓塞结构29，30分别接触至漏极终端25，26。填充层、公共源极线28、以及栓塞结构29，30均具有基本平坦的上表面，或者适合用作形成电极层31的衬底。
电极层31包括了电极构件32，33，34，通过绝缘壁35a，35b而彼此分隔。电极构件32，33，34包括了例如氮化钛等的电极材料，适合于接触至导桥36，37，如下所述。在本实施例中的电极构件，包括了凹盘型的薄膜结构，其具有底垫(bottom pad)层以及侧壁结构，其是例如通过以下步骤形成的在层间电介质质中的沟槽上沉积顺形电极材料层、使用绝缘填充41填入该被电极材料所覆盖的沟槽中、并对所生成结构进行回蚀刻，以露出绝缘壁35a，35b。电极32与34的底垫层分别接触至栓塞29与30。栓塞38延伸经过绝缘填充41而到达电极33的底垫层。
薄膜存储器材料导桥36(例如GST)位于电极层31上，其一侧横跨绝缘壁35a而形成第一存储器单元，同时薄膜存储器材料导桥37(例如GST)位于电极层31之上，其另一侧横跨绝缘壁35b而形成第二存储器单元。
电介质填充层位于薄膜导桥36，37上。电介质填充层包括二氧化硅、聚亚酰胺(polymide)、氮化硅、或其它电介质填充材料。在实施例中，此填充层包括相当良好的热与电绝缘体，为导桥提供了良好的热与电绝缘效果。导电栓塞38延伸通过电介质填充41而接触至位于电介质填充41之下的电极构件33。包括有金属或其它导电材料(包括在阵列结构中的位线)的图案化导电层40位于电介质填充层上，并接触至栓塞38以建立对于与薄膜导桥36与37对应的存储器单元的存取。
在操作中，与导桥36对应的存储器单元的存取是通过施加控制信号到字线23实现的，字线23将公共源极线28经由终端25、栓塞29、以及电极构件32而耦接到在图案化导电层40中的位线。类似地，与导桥37对应的存储器单元的存取是通过施加控制信号到字线24实现的。
图4示出了图3中结构的可替代实施例。在图4中，在图案化金属层上形成电极层31A，例如该器件上的第一图案化金属层。图4中的标号对应于图3中所标示的对象，而在此不赘述。不同之处在于包括分别位于电极32，33，34上的金属垫43，44，45。此金属接点是通过以下步骤形成的在器件上形成金属化图形、利用如含钨或含铝的标准金属并回蚀刻在存储器器件区域中的金属化图案以提供金属接点，其上形成有凹盘型电极32，33，34。栓塞23与30分别接触至金属垫43，45。栓塞38接触至电极33，且可延伸穿过电极33而到达金属垫44，允许在制造栓塞38时的额外制造过程空间。
可以了解的是，在图3与图4的结构中可以使用多种不同材料。其它类型的金属化，例如铝、氮化钛、以及含钨材料等也可以使用。同时，也可以使用例如经掺杂的多晶硅等非金属导电材料。在所述实施例中所使用的电极材料，优选地为氮化钛或氮化钽。或者，此电极可为氮化铝钛或氮化铝钽、或可包括一个以上选自下列群组中的元素钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及由上述元素所构成的合金。电极间绝缘壁35a，35b可以是二氧化硅、氮氧化硅、氮化硅、氧化铝、或其它低电介质常数的电介质质。或者，电极间绝缘层可包括一个以上选自下列群组的元素硅、钛、铝、钽、氮、氧、以及碳。
图5示出了存储器阵列的示意图，其可参考图3和图4所做的描述而实施。因此，图5中的标号对应于图3与图4中的标号。可以了解的是，图5中所示的阵列结构可利用其它单元结构而实施。在图5的说明中，公共源极线28、字线23以及字线24大致上平行于Y轴。位线48与42大致上平行于X轴。因此，在方框49中的Y解码器以及字线驱动器耦接至字线23，24。在方框46中的X解码器以及一组感测放大器则耦接至位线48，42。公共源极线28耦接至存取晶体管50，51，52，53的源极终端。存取晶体管50的栅极耦接至字线23。存取晶体管51的栅极耦接至字线24。存取晶体管52的栅极耦接至字线23。存取晶体管53的栅极耦接至字线24。存取晶体管50的漏极耦接至电极构件32’以连接导桥35，导桥35则接着耦接至电极构件34’。类似地，存取晶体管51的漏极耦接至电极构件33’以连接导桥35’，导桥35’则接着耦接至电极构件34’。电极构件34’耦接至位线48。为了图解方便，电极构件34’与位线48位于不同位置。可以理解的是，在其它实施例中，不同存储器单元导桥可使用不同的电极构件。存取晶体管52与53也在位线42上耦接至对应的存储器单元。图中可见，公共源极线28由二列存储器单元所共享，其中的列沿着Y轴排列。类似地，电极构件34’由阵列中一行中的二个存储器单元所共享，而在阵列中的行则是沿着X轴排列。
图6为根据本发明的一个实施例的集成电路的简化方框图。集成电路75包括存储器阵列60，其是利用薄膜相变存储器单元建立在半导体衬底上的。列解码器61耦接至多条字线62，并沿着存储器阵列60中的各列排列。行解码器63耦接至多条位线64，这些位线沿着存储器阵列60中的各行排列，并用于从阵列60中的多栅极存储器单元读取并程序化数据。地址从总线65提供到行解码器63以及列解码器61。在方框66中的感测放大器以及输入读入(data-in)线路经过数据总线67耦接至行解码器63。数据从集成电路衬底75上的输入/输出端口，或者从集成电路75的其它内部或外部数据源，经由数据输入线路71而提供到方框66的数据输入结构。在所述实施例中，此集成电路包括其它电路74，如通用目的处理器或特定目的应用电路，或者由薄膜相变存储器单元阵列所支持的、可提供系统单芯片(system on achip)功能的整合模块。数据从方框66中的感测放大器经由数据输出线路72，而传送至集成电路75的输入/输出端口，或者传送至集成电路75内部或外部的其它数据目的地。
在本实施例中使用偏压排列状态机制69的控制器控制偏压排列供给电压68的应用，例如读取、程序化、擦除、擦除确认与程序化确认电压等。该控制器可使用已知的特定目的逻辑电路来实现。在可替代实施例中，该控制器包括通用目的处理器，其可应用于同一集成电路中，该集成电路执行计算机程序而控制该器件的运行。在另一个实施例中，该控制器使用了特定目的逻辑电路以及通用目的处理器的组合。
图7示出了在前段制程之后的结构，在所示实施例种形成标准互补式金属氧化物半导体(CMOS)器件，其对应于图5所示阵列中的字线、源极线、以及存取晶体管。在图7中，源极线106覆盖半导体衬底中的掺杂区域103，其中掺杂区域103对应于图中左侧的第一存取晶体管、以及图中右侧的第二存取晶体管的源极终端。在此阶段，源极线106延伸至结构99的上表面。被掺杂区域104对应于该第一存取晶体管的漏极。包括有多晶硅107和硅化物覆盖层108的字线位于栅极氧化物层115上并用作为该第一存取晶体管的栅极。电介质层109位于该多晶硅107以及硅化物覆盖层108之上。在此实施例中，在电介质层109上形成蚀刻停止材料层114例如氮化硅等。在该存储器器件的实施例中，该层114的厚度可为约50nm。栓塞110接触至该被掺杂区域104，并提供导电路径到该结构99的表面，而采用以下所述方式连接至存储器单元电极。该第二存取晶体管的漏极由被掺杂区域105提供。包括有多晶硅线111和硅化物覆盖层(未标示)的字线作为该第二存取晶体管的栅极。栓塞112接触至被掺杂区域105并提供导电路径到结构99的上表面，而采用以下所述方式连接至存储器单元电极。隔离沟将该耦连到栓塞110与112的双晶体管结构与相邻的双晶体管结构分隔开来。在图7中的结构99提供了用于形成存储器单元器件的衬底，包括第一与第二电极和存储器材料导桥，如下所详述。
图8示出了制造存储器器件的制造过程的下一阶段，其示出了在对源极线106进行部分地回蚀刻以形成回蚀刻源极线117的结构。在本实施例中，源极线106包括钨结构，其利用用于形成钨栓塞110，112的同一沉积步骤而形成。此钨结构被部分地回蚀刻以形成源极线117，通过使用平版印刷的掩膜而使栓塞110，112不受到蚀刻过程的破坏，接着蚀刻源极线106，再接着用材料层114的材料(例如氮化硅)再次填充经过回蚀刻的区域。所生成的结构接着经过例如化学机械研磨或其它技术的回蚀刻，而形成绝缘结构118，其防止在源极线117与其上的结构之间发生短路。在此步骤时，栓塞110的上表面110A以及栓塞112的上表面112A外露于结构99的表面上。在一个可替代实施例中，源极线的制造可以与用于制造钨栓塞110，112的制造过程步骤不同，并包括在沉积电介质层109之前所形成的金属线，此金属线被电介质层109完全包覆，并且并不外露于结构99的表面。在另一实施例中，可以采用注入区域在衬底中实现该源极线，使得源极区域103具有延伸至电压源或已知的解码电路的连续线。
图9A与9B示出了该制造过程的下一步骤，其中通过将二氧化硅或其它类似材料沉积在结构99的表面上来形成绝缘层120。在此实施例中，此层120包括二氧化硅，其厚度为约250nm。当形成层120之后，利用光阻或其它材料形成蚀刻掩膜121，且其图案如图9A所示。掩膜121的图案定义了开口122，123，124，其分别对应于在层120中将被蚀刻的沟槽区域。图9B示出了掩膜125，126，127，128的剖面图特征，界定待蚀刻沟槽的侧壁位置。
图10A与10B示出了该制造过程的下一步骤，其中掩膜121经过修剪而形成被修剪掩膜131。掩膜131的图案定义了开口122’，123’，124’，其分别对应于在层120中将要被蚀刻的沟槽区域。掩膜121可利用等离子修剪技术(以氧原子等离子为基础)而使得至少掩膜特征126’，127’小于用于定义掩膜121的最小平版印刷特征尺寸，并且可是为大约40nm或40nm以下，而在该实施例中则为约30nm。掩膜特征125’，126’，127’，128’的宽度可以调整至符合特殊应用以及用于制造该平版印刷掩膜的制造技术的需求。
图11示出了该制造过程的下一步骤，其中示出了利用掩膜131在绝缘层120中蚀刻沟槽132，133，134后的结果。掩膜特征125’，126’，127’，128’定义了绝缘壁140，141，142，143的位置，这些绝缘壁是绝缘层120蚀刻后所留下的部分。绝缘壁141的左侧具有侧壁135，以及右侧具有侧壁136。相似的，绝缘壁142左侧具有侧壁137，以及右侧具有侧壁138。层120的蚀刻暴露了栓塞110的上表面110A以及栓塞112的上表面112A。层120的蚀刻停止于氮化硅层114的上表面。接着移除光阻层。
或者，可以通过使用图9A与9B中所定义的掩膜来定义窄绝缘构件(此掩膜用于在电介质层中定义沟槽)，并且其具有其位置用于在沟渠之间界定窄壁的带状结构。采用等向性蚀刻对绝缘壁的厚度进行修剪。对于二氧化硅绝缘构件而言，等向性蚀刻可利用在稀释氢氟酸中的湿式蚀刻进行；对于氮化硅绝缘构件而言，等向性蚀刻可利用在稀释磷酸酸中的湿式蚀刻进行。
图12示出了该制造过程的下一步骤，示出了在氧化物层中的沟渠上沉积电极材料薄膜150。在代表性实施例中，此电极材料包括利用物理气相沉积法沉积的氮化钛。其它可使用的电极材料包括氮化钽、氮化钨、氮化铝钽、铜、铝、或其它可提供与存储器单元的良好接触的可编程电阻材料的材料。在示例性实施例中的材料，在绝缘壁141，142上的厚度为约60nm，而在绝缘壁141，142的侧壁135，136，137，138上的厚度则约为20nm，且在栓塞110，112以及层141上的厚度约为50nm。
图13-15示出了用于沉积电极材料的另一过程。在此替代过程的第一步骤中，如图13所示，通过采用电镀或其它方式沉积例如钨等接触材料，从填充沟槽，包括位于绝缘层中的绝缘壁140，141，142，143之间的区域。对材料采用化学机械研磨等方法进行回蚀刻，以平坦化该结构，并暴露出绝缘壁140，141，142，143的上表面。因此，在沟槽中形成接触体151，152，153。接触体151与153接触至栓塞110，112。采用层114将接触体152与源极线隔离。
图14示出了在形成电极的可替换制造过程中的下一步骤，其中对接触体151，152，153进行回蚀刻，从而使得其厚度小于沟槽的深度，在绝缘壁141，142两侧的沟槽的底部生成接触块151’，152’，153’。对钨接触体而言，上述的湿式蚀刻可用在该回蚀刻步骤中。接着，如图15所示，利用化学气相沉积或物理气相沉积将电极材料层154如氮化钛等沉积在接触块151’，152’，153’以及绝缘壁141，142之上。自此之后，此制造过程可以从图15或图12的结构继续进行。在此实施例中，此制造过程是接续在图12的结构之后的。
如图16所示，图12的结构包括被填充层160所覆盖的电极材料层150。(也可将同一填充层施加至图15的结构)在示例性实施例中的填充层160为二氧化硅，其填充至约300nm的高度，并高于在绝缘壁141，142上的电极层150的顶端。在此步骤的填充层160优选地具有相对平坦的上表面161，以支持后续的研磨与平坦化步骤。其它可使用的填充材料包括氮化硅等。
图17A与17B示出了该制造过程的下一步骤，示出了在化学机械研磨或其它研磨或回蚀刻技术之后的结果，其向回修剪图16中的结构以移除在绝缘壁141，142之上的电极材料，并形成绝缘壁141’，142’，其具有外露的上表面141A，142A。在图16所示的结构上所进行的研磨技术，可移除约400nm的材料，其足以移除在电极材料顶端上的300nm厚度，并可移除在绝缘壁上的60nm的电极材料，还留有足够的制造过程空间。如图17所示，所生成结构的上表面具有沟槽中侧壁结构顶面的电极材料的外露上表面162B，163A，163B，164A，以及绝缘壁141，142的外露上表面141A，142A。该制造过程产生了凹盘型电极构件162，163，164，其中填充有绝缘填充物。此凹盘型电极构件162，163，164包括了在绝缘壁141’，142’的侧面的侧壁结构。此凹盘型电极构件162，163，164也包括块状构件，所述块状构件厚度小于侧壁结构的高度，且大致呈直角地从侧壁结构向外延伸。此块状构件用于电连接至在下层结构中的栓塞110，112，并连接至用于连接上层金属的栓塞，如上所述。此侧壁结构外露于此结构的表面，包括电极构件162的电极表面162B、电极构件163的电极表面163A、电极构件163的电极表面163B、以及电极构件164的电极表面164A。电极表面162B位于绝缘壁141’左侧的侧壁结构的顶面。电极表面163A位于绝缘壁141’右侧的侧壁结构的顶面。电极表面163B位于绝缘壁142’左侧的侧壁结构的顶面。电极表面164A位于绝缘壁142’右侧的侧壁结构的顶面。在此实施例中，绝缘壁141’的上表面141A实质上与上表面162B与163A位于同一表面。类似地，在此实施例中，绝缘壁142’的上表面142A实质上与上表面163B与164A位于同一表面。
图18示出了在该制造过程中的下一步骤，示出了沉积GST层170或其它可编程电阻材料，接着在GST层上沉积低温沉积氮化硅层171或其它保护性材料，以便在后续制造过程步骤中保护GST层。GST层是采用例如在250℃未经瞄准的溅镀或其它沉积技术，在电极结构的上表面的预清洁步骤之后进行沉积的。在此实施例中，层170与层171的厚度约为20nm。当然，该材料的厚度可被调整为适合于特定应用的需求。然而，优选地，GST层170的厚度越薄而越能接近实际中将用于改变材料的相态所需的重置电流降到最小的目的。
图19A与19B示出了该制造过程的下一步骤，其中形成包括有光阻或其它适合掩膜材料的平版印刷掩膜以定义图块173，174，从而界定存储器材料导桥的位置，如下所述。图块173延伸通过电极构件162的表面162B、绝缘壁141’的表面141A、以及电极构件163的表面163A。图块174延伸通过电极构件163的表面163B、绝缘壁142’的表面142A、以及电极构件164的表面164A。根据所使用的平版印刷制造过程将光阻图块173，174制作得越窄越好。举例而言，图块173，174的宽度等于所使用平版印刷制程的最小特征尺寸F，其中制造过程的最小特征尺寸可以是当前掩膜平版印刷制造过程的0.2微米、0.14微米、或0.09微米的数量级。显然，随着平版印刷制造过程的进步，可以进一步修改制造过程的实施例而将最小特征尺寸进一步缩小。
图20A与20B示出了此制造过程的下一步骤，其中对掩膜图块173，174进行修剪，以形成被修剪掩膜173’，174’。对于图块173，174是使用光阻的实施例而言，可通过针对光阻材料进行以氧化物为基础之等离子蚀刻形成被修剪图块173’，174’，将被修剪图块173’，174’的宽度修剪到小于用于形成图块173，174的平版印刷制造过程的最小特征尺寸。在本实施例中，被修剪图块173’，174’的宽度为约40nm。
图21A与21B示出了该制造过程的下一步骤，其中将更窄的光阻掩膜173’，174’用作蚀刻掩膜，并对保护材料与存储器材料的薄膜层171，170进行蚀刻，从而平版印刷地定义存储器材料导桥179与181，其分别具有保护盖180与182。如图所示，导桥179与181横跨绝缘壁141’与142’以及电极构件上的侧壁结构的表面。在使用包括GST硫属化物为基础的存储器材料的制造过程实施例中，采用例如含氯或含氟的反应性离子蚀刻制造过程进行蚀刻。在本实施例中所示的导桥179与181的宽度在例如被修剪掩膜173’与174’的40nm数量级，厚度在20nm的数量级，并且厚度并由层170的厚度所定义，而由侧壁结构的宽度所定义的接触区域位于电极结构之间，其宽度在本实施例中也为约20nm。优选地，导桥的宽度小于50nm，且更优选地甚至小于40nm，以便制造活性区域尽可能小的存储器元件，活性区域是在程序化过程中发生相变的区域。
图22示出了该制造过程的下一步骤，其中施加绝缘填充185以形成层间电介质，并提供在后续步骤中形成图案化金属层所需要的衬底。此绝缘填充185可包括一层以上的二氧化硅或其它合适的电介质材料，并利用已知的沉积技术进行沉积。
图23A与23B示出了该制造过程的下一步骤，其中采用已知的层间蚀刻技术对介层窗186进行图案化并将其形成于电介质填充中，并向下延伸至电极构件163的垫结构。在如图24所示的下一步骤中，该介层窗采用例如钨等导电材料并使用已知的钨栓塞技术而填满。所生成的结构包括钨栓塞187，其穿透凹盘型电极构件163内的绝缘填充中的填充层185，并接触至电极构件163的垫结构。
图25示出了图案化金属层的形成，其定义了接触至栓塞187以及沿着存储器单元的行内的类似栓塞的位线188。图25所示的结构的配置与图3所示的结构相同。在该制造过程的实施例中，使用铜合金波纹金属化制造过程以形成图案化导电层，在外露表面上沉积氟硅玻璃(FSG)，并接着形成理想的光阻图案。进行蚀刻以移除外露的氟硅玻璃，并接着在该图案中沉积衬垫与种子层。接着，进行铜电镀以填满此图案。电镀之后，进行退火步骤，接着进行研磨过程。其它的实施例可使用标准铝-铜制造过程，或其它已知的金属化制造过程。
虽然已经参考优选实施例对本发明进行了描述，但是应该理解的是，本发明并非限制于所述内容。先前描述中已经建议了可替换方案及修改方式，并且其它可替换方案及修改方式是本领域技术人员能够想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件组合从而实现与本发明实质上相同的结果的技术都不脱离本发明的精神范畴。因此，所有这些可替换方案及修改方式都会落在本发明的附带的权利要求以及等价物所界定的范围中。在前文中所提及的专利申请以及公开出版物都是作为本发明的参考。
权利要求
1.一种存储器器件，包括第一凹盘型电极，其具有第一侧壁结构，所述第一侧壁结构具有顶侧、且在所述顶侧处具有宽度；第二凹盘型电极，其具有第二侧壁结构，所述第二侧壁结构具有顶侧、且在所述顶侧处具有宽度；绝缘壁，其位于所述第一侧壁结构与所述第二侧壁结构之间，所述绝缘壁在所述第一与第二侧壁结构之间、接近所述第一侧壁结构的顶侧与所述第二侧壁结构的顶侧处具有厚度；导桥，其横跨所述绝缘壁、所述第一侧壁结构的顶侧与所述第二侧壁结构的顶侧，所述导桥具有第一侧与第二侧，并在所述第一侧接触所述第一与第二侧壁结构的所述顶侧，并定义在所述第一与第二侧壁结构之间的、横跨所述绝缘壁的电极间路径，所述电极间路径的路径长度由所述绝缘壁的所述厚度定义，其中所述导桥包括存储器材料。
2.如权利要求1所述的器件，其中所述第一与第二侧壁结构在所述顶侧处的宽度足以提供到所述导桥的电接触，且所述宽度小于50纳米(nm)。
3.如权利要求1所述的器件，其中所述第一凹盘型电极与所述第二凹盘型电极分别包括接点构件，所述接点构件分别电接触至相对应的所述第一与第二侧壁结构，且所述接点构件的厚度小于相对应的所述第一与第二侧壁结构从所述绝缘壁所开始延伸的高度。
4.如权利要求1所述的器件，其中所述绝缘壁的厚度为约50纳米以下，且所述导桥包括薄膜，所述薄膜的厚度为约50纳米以下，宽度为约50纳米以下，且其中所述第一与第二凹盘型电极在所述顶侧处的宽度足以提供到所述导桥的电接触，且所述宽度小于约50纳米。
5.如权利要求1所述的器件，其中所述绝缘壁的厚度为约40纳米以下，且所述导桥包括薄膜，所述薄膜的厚度为约20纳米以下，宽度为约20纳米以下。
6.如权利要求1所述的器件，其中所述导桥包括薄膜，所述薄膜的厚度为约10纳米以下、且其宽度为约40纳米以下。
7.如权利要求1所述的器件，其中所述第一与第二凹盘型电极与所述绝缘壁被单一材料层包含，所述单一层具有基本上平坦的上表面，且所述导桥包括顶侧与底侧，所述底侧接触至所述单一层的所述基本平坦的上表面，且所述第一侧为所述底侧。
8.如权利要求1所述的器件，其中所述存储器材料具有至少二个固态相，其可以由电流可逆地诱发。
9.如权利要求1所述的器件，其中所述存储器材料具有至少二个固态相，其可以由施加到所述第一与第二电极之间的电压可逆地诱发。
10.如权利要求1所述的器件，其中所述存储器材料包括大致非晶态与大致结晶态。
11.如权利要求1所述的器件，其中所述绝缘壁包括氮化硅。
12.如权利要求1所述的器件，其中所述绝缘壁的厚度小于用于形成所述器件的平版印刷制造过程的最小平版印刷特征尺寸。
13.如权利要求1所述的器件，其中所述导桥在所述第一与第二侧之间的厚度小于用于形成所述器件的平版印刷制造过程的最小平版印刷特征尺寸。
14.如权利要求1所述的器件，其中所述第一与第二侧壁结构在所述顶侧处的宽度小于用于形成所述器件的平版印刷制造过程的最小平版印刷特征尺寸。
15.如权利要求1所述的器件，其中所述导桥包括合金，其包括由锗、锑、碲所形成的组合物。
16.如权利要求1所述的器件，其中所述导桥包括合金，其包括由下列群组中至少二个材料所形成的组合物锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。
17.如权利要求1所述的器件，其中所述第一与第二电极包括其选自下列群组的元素钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)，以及由上述元素所构成的合金。
18.如权利要求1所述的器件，其中所述第一与第二电极包括钛与氮。
19.如权利要求1所述的器件，其中所述第一与第二电极包括钽与氮。
20.一种用于制造存储器器件的方法，包括形成具有上表面的电极层，所述电极层包括第一凹盘型电极与第二凹盘型电极以及位于所述第一与第二凹盘型电极之间的窄绝缘壁，其中所述第一与第二凹盘型电极具有各自的第一与第二侧壁结构，且所述窄绝缘壁与相对应的第一与第二侧壁结构延伸至所述电极层的上表面，且所述窄绝缘壁在所述上表面的所述第一与第二侧壁结构之间具有宽度；在所述电极层的所述上表面上形成存储器材料导桥，并且其横跨所述窄绝缘壁，所述导桥包括存储器材料，所述存储器材料具有第一侧与第二侧，并且所述第一侧接触至所述第一与第二侧壁结构，所述导桥定义在所述第一与第二侧壁结构之间的、横跨所述窄绝缘壁的电极间路径，且其路径长度由所述窄绝缘壁的所述宽度定义，其中所述存储器材料包括可编程电阻材料，其中所述电极层由一个制造过程所制成，所述制造过程包括在衬底上形成电介质层；蚀刻所述电介质层以形成所述窄绝缘壁；在所述电介质层上形成导电层；以及在所述导电层上沉积填充材料并研磨所述填充材料与所述导电层，以定义所述电极层的上表面并形成多对凹盘型电极构件，所述凹盘型电极构件包括有邻接至所述窄绝缘壁的相对应侧边的侧壁导体结构，其中裸露于所述上表面的所述侧壁导体结构与所述窄绝缘壁配对分别用作所述第一电极、所述第二电极、以及所述窄绝缘壁。
21.如权利要求20所述的方法，其中所述第一凹盘型电极与所述第二凹盘型电极分别包括接点构件，其电接触至相对应的所述第一与第二侧壁结构，且所述接点构件的厚度小于相对应的所述第一与第二侧壁结构从所述窄绝缘壁所开始延伸的高度。
22.如权利要求20所述的方法，其中通过以下步骤形成所述窄绝缘壁使用平版印刷制造过程对一层光阻材料进行图案化以在所述电介质层中定义沟槽，并具有图块，其位置用于定义在所述些沟槽之间的所述窄绝缘壁；接着修剪所述图块的宽度以定义更窄的光阻材料图块；以及使用所述更窄光阻材料图块做为蚀刻掩膜，以形成所述窄绝缘壁。
23.如权利要求20所述的方法，其中采用以下步骤形成所述窄绝缘壁使用平版印刷制造过程对光阻材料层图案画以在所述电介质层中定义沟槽，并具有材料块，其位置用于在所述些沟槽之间定义所述窄绝缘壁；利用所述图案化光阻材料层来蚀刻所述电介质层；以及非等向性地蚀刻所述窄绝缘壁。
24.如权利要求20所述的方法，其中所述第一与第二侧壁结构在所述顶侧处的所述宽度足以提供到所述导桥的电接触，且其宽度小于约50纳米。
25.如权利要求20所述的方法，其中所述窄绝缘壁的所述宽度为约50纳米以下，且所述导桥包括薄膜，所述薄膜的厚度为约50纳米以下，宽度为约50纳米以下，且其中所述第一与第二电极在所述顶侧处的宽度足以提供到所述导桥的电接触，且所述宽度小于约50纳米。
26.如权利要求20所述的方法，其中所述窄绝缘壁的所述厚度为约40纳米以下，且所述导桥包括薄膜，所述薄膜的厚度为约20纳米以下，宽度为约50纳米以下。
27.如权利要求20所述的方法，其中所述导桥包括薄膜，所述薄膜的厚度为约20纳米以下，宽度为约20纳米以下。
28.一种用于制造存储器器件的方法，包括在衬底内形成电路，所述衬底具有上表面，所述电路在所述衬底的所述上表面上包括接点阵列；在所述衬底上形成电极层，包括在所述衬底的所述上表面上形成绝缘材料层，定义在所述绝缘材料层内具有深度的多个沟槽，所述沟槽的图案包括成对的沟槽，并且所述沟槽由对应的绝缘材料壁所分隔，所述绝缘材料壁具有厚度，并且其中在所述成对沟槽的每一个对中的至少一个沟槽在所述接点阵列中露出接点，在所述多个沟槽上沉积顺形电极材料层，所述顺形电极材料层的厚度小于所述些沟槽的所述深度以形成被电极材料所覆盖的沟槽，用绝缘材料填充所述被电极材料所覆盖的沟槽以形成填充结构，以及回蚀刻所述填充结构以露出所述绝缘材料壁以及位于所述绝缘材料壁上的所述电极材料并形成所述电极层的上表面，其中位于所述绝缘材料壁两侧的所述电极材料定义了凹盘型电极对的阵列，所述电极对包括了相对应的第一与第二凹盘型电极；在所述电极层的所述上表面上形成存储器材料导桥阵列，所述导桥阵列包括供给所述电极对阵列中的每一电极对的导桥，其接触位于所述第一与第二凹盘型电极上的相对应的第一与第二侧壁结构，并延伸横越相对应的所述绝缘材料壁，所述导桥包括存储器材料薄膜，所述薄膜具有第一侧与第二侧，且在所述第一侧接触所述相对应的第一与第二侧壁结构，所述导桥定义在所述第一与第二侧壁结构之间的、横越所述绝缘材料壁的电极间路径，且所述路径的长度由所述绝缘材料壁的所述厚度定义，其中所述存储器材料包括可编程电阻材料；以及在所述导桥上形成图案化的导电层，并在所述电极对阵列的所述第一电极与所述图案化导电层之间形成阵列的接点。
29.如权利要求28所述的方法，其中所述第一凹盘状电极与所述第二凹盘状电极分别包括接点构件，其电接触至相对应的第一与第二侧壁结构，且所述接点构件的厚度小于相对应的所述第一与第二侧壁结构从所述绝缘材料壁所开始延伸的高度。
30.如权利要求28所述的方法，其中所述电路包括多个字线与隔离器件，所述多个隔离器件由所述多个字线上的信号所控制，且所述图案化导电层包括多个位线。
31.如权利要求28所述的方法，其中位于所述凹盘型电极对阵列中的两电极对构成按列排列的导电构件，包括第一导电构件，其在所述电极对中的第一个中作用为第二凹盘型电极，第二导电构件，其在所述凹盘型电极对中同时作用为两者的第一凹盘型电极，以及第三导电构件，其在所述电极对中之第二个中作用为第二凹盘型电极。
32.如权利要求28所述的方法，其中所述存储器材料包括由锗、锑、碲所组成的组合物。
33.如权利要求28所述的方法，其中所述存储器材料包括由下列群组中的至少二种材料所形成的组合物锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。
34.如权利要求28所述的方法，还包括等向性蚀刻所述相对应的绝缘材料壁。
35.如权利要求28所述的方法，其中定义所述沟槽的步骤包括形成图案化的蚀刻掩膜材料，利用等向性蚀刻修剪所述图案，并利用所述被修剪的图案蚀刻所述绝缘材料层。
全文摘要
本发明公开了一种存储器器件，其包括具有侧壁与顶侧的第一凹盘型电极、具有侧壁与顶侧的第二凹盘型电极、以及位于第一侧壁与第二侧壁之间的绝缘壁。此绝缘壁在第一与第二侧壁之间、接近相对应的顶侧处具有厚度。存储器材料导桥横跨此绝缘壁，并定义在第一与第二电极之间的、横跨绝缘壁的电极间路径。本发明还提供该存储器单元的阵列。存储器材料导桥具有次平版印刷的尺寸。
文档编号H01L27/24GK1967895SQ200610136558
公开日2007年5月23日 申请日期2006年10月25日 优先权日2005年11月16日
发明者龙翔澜, 陈士弘 申请人:旺宏电子股份有限公司