专利名称：高压应力薄膜与应变硅金属氧化物半导体晶体管及其制法的利记博彩app
技术领域：
本发明涉及一种制作高压应力薄膜的方法、应变石圭金属氧化物半导体晶 体管及其制造方法，尤指一种在应变硅金属氧化物半导体晶体管上形成高压 应力薄膜的方法。
背景技术：
随着半导体制造技术越来越精密，集成电路也发生重大的变革，使得电 脑的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月增加一倍晶体管数目在集成电路 上的速度发展着，同时半导体制造工艺也已经从1999年的0.18微米、2001 年的0.13微米、2003年的卯纳米(0.09微米)，进入到2005年65纳米(0.065 微米工艺等级)。而随着半导体工艺等级进入深次微米时代，在半导体制造工艺中如何利 用高应力薄膜来提高金属氧化物半导体(MOS)晶体管的驱动电流(drive current)已逐渐成为热门课题。目前利用高应力薄膜来提高金属氧化物半导体 晶体管的驱动电流可概括为两方面其一应用在镍化硅等金属硅化物形成前 的多晶硅应力层(poly stressor);另一方面则应用在镍化硅等金属珪化物形成 后的4妻触洞蚀刻4f止层(contact etch stop layer, CESL)。一般而言，多晶硅应力层的制造工艺可容忍较高的热效应(thermal budget),例如大于1000°C。然而，在接触洞蚀刻停止层(CESL)的制造工艺 上由于需考虑形成镍化硅时不能忍受较高热效应的缘故，因此必须限制工艺 温度小于430°C。所以现有技术在制作接触洞蚀刻停止层(CESL)的高应力薄 膜时， 一般会先沉积由氮化硅(SiN)所组成的薄膜，然后再通过此薄膜来提高 金属氧化物半导体晶体管的驱动电流。请参考图1至图3，图1至图3为现有制作高压应力薄膜于PMOS晶体 管表面的方法示意图。如图l所示，首先提供半导体基底10，例如硅基底， 且半导体基底IO上包括栅极结构12。其中，栅极结构12还包括栅极氧化层6
(gate oxide)14、爿f立于栅4及氧4b层14上的棚4及16、 4立于棚-+及16顶表面的覆盖 层(cap layer)18及氧化物-氮化物-氧化物偏位侧壁子(ONO offset spacer)20。 一般而言，栅极氧化层14由二氧化硅(silicon dioxide, Si02)所构成，栅极16 由掺杂多晶硅(doped polysilicon)所构成，而覆盖层18则由氮化硅层所组成， 用以保护栅极16。此外，栅极结构12所在的有源区域(activearea)外围的半 导体基底10内另环绕有浅沟隔离(STI)22。
如图2所示，随后进行离子注入(ion implantation)工艺，以在侧壁子20 周围的半导体基底10内形成源极/漏极区域26。接着于半导体基底10与栅 极结构12表面溅射金属层(图未示)，例如镍金属层。然后进行快速升温退火 (rapid thermal annealing, RTA)工艺，使该金属层与栅极16及源极/漏极区域 26接触的部分反应成硅化金属层。最后再去除未反应的金属层。
如图3所示，接着通入硅曱烷(silane, SiH4)与氨气(ammonia，NH3),并进 4亍等离子增强化学气相沉积(plasma enhanced chemical vapor deposition, PECVD)工艺，以形成高压应力薄膜(high compressive stress film)28覆盖于栅 极结构12与源极/漏极区域26表面。然后通过高压应力薄膜28来压缩栅极 16下方，即通道区(channd region)的半导体基底10的晶格排列，进而提高 通道区的电穴迁移率及应变硅(strained silicon)PMOS晶体管的驱动电流 (drive current)。
一般而言，现有技术利用调整制造机器的高、低频无线电波的功率以及 提高硅曱烷与氨气比例的方式来制作出高品质的高压应力薄膜。然而，现有 在400 。C下的等离子增强化学气相沉积工艺中最高仅能制作出具有-1.6GPa 应力的初镀(as-deposite)薄膜。由于压缩应力的不足，此薄膜将会严重影响后 续薄膜所产生的应力以及金属氧化物半导体晶体管的驱动电流。因此如何有 效提高高压应力薄膜的应力(stress)即为目前本领域重要技术能力的指标。
发明内容
因此本发明的主要目的是提供一种制作高压应力薄膜的方法、应变硅金 属氧化物半导体晶体管及其制造方法，以解决现有无法有效提高高压应力薄 膜应力的问题。
才艮据本发明，揭示一种制作应变硅金属氧化物半导体晶体管的方法。首 先提供半导体基底，并在该半导体基底上形成栅极、至少一个侧壁子和源极
/漏+及区i或。然后通入前马区物(precursor),再通入石圭曱烷(silane)及氨气 (ammonia),并使该前驱物与硅曱烷及氨气反应，以形成高压应力薄膜(high compressive film)于该栅极与该源极/漏极区域表面。
根据本发明，还提供一种制作高压应力薄膜的方法，其利用前驱物与硅 甲烷及氨气反应，以形成包括Si-R键的高压应力薄膜。
根据本发明，还提供一种制作高压应力薄膜的方法，其利用前驱物与硅 曱烷及氨气反应，以形成包括Si-O-R键的高压应力薄膜。
根据本发明，还提供一种应变硅金属氧化物半导体晶体管，包括
半导体基底；
栅极设在该半导体基底上； 至少一个侧壁子设在该栅极的側壁上； 源极/漏极区域，设在该半导体基底中；
多个硅化金属层，分别设在该栅极顶部与该源极/漏极区域表面之上；以
及
高压应力薄膜，设置在该栅极、该侧壁子和该源极/漏极区域表面，且该 高压应力薄膜包括Si-R键。
根据本发明，还提供一种应变硅金属氧化物半导体晶体管，包括 半导体基底；
栅极设在该半导体基底上； 至少一个側壁子设在该栅极的侧壁上； 源极/漏极区域，设在该半导体基底中；
多个硅化金属层，分别设在该栅极顶部与该源极/漏极区域表面之上；以
及
高压应力薄膜，设置在该栅极、该侧壁子和该源极/漏极区域表面，且该 高压应力薄膜包括Si-O-R键。
本发明是在利用硅曱烷与氨气形成氮化硅薄膜前先通入由四甲基硅烷、 醚类、醛类或羧酸类所组成的前驱物，然后使该前驱物与硅曱烷及氨气反应 而产生如Si-R键与/或Si-O-R键等杂质键结，进而通过这些键结来大幅提高 高压应力薄膜的应力。因此，本发明方法除了可应用于一般多晶硅应力层 (poly stressor)的制作，又可应用于接触洞蚀刻停止层以及双接触洞蚀刻停止 层的制作，以有效改善应变硅金属氧化物半导体晶体管的成品率与效能。
图1至图3为现有制作高压应力薄膜于PMOS晶体管表面的方法示意图。
图4至图6为本发明制作高压应力薄膜于PMOS晶体管表面的方法示意图。
图7为本发明的高压应力薄膜的傅立叶转换红外光镨(FTIR)示意图。 图8为本发明的高压应力薄膜与现有高压应力薄膜的应力与PMOS离子 增益百分比的比较图。
图9为本发明的高压应力薄膜与PMOS离子增益的关系示意图。
图10至图12为本发明另一实施例制作接触洞蚀刻停止层的方法示意图。
图13至图18为本发明另一实施例制作双接触洞蚀刻停止层的方法示意图。
简单符号说明
10半导体基底12栅极结构
14栅极氧化层16栅极
1820侧壁子
22浅沟隔离26源极/漏极区域
28高压应力薄膜60半导体基底
62浅沟隔离63栅极结构
64栅极氧化层66栅极
6870侧壁子
74源极/漏极区域76高压应力薄膜
80半导体基底82栅极介电层
84栅极86栅极结构
87衬垫层88侧壁子
90轻掺杂漏极结构92源极/漏极区域
94金属层96硅化金属层
98接触洞蚀刻〗亭止层100半导体基底
102NMOS晶体管区104PMOS晶体管区
106浅沟隔离108NMOS栅极
110PMOS栅极112衬垫层
114栅极介电层115硅化金属层
116源极/漏极区城117源极/漏极区域
118轻掺杂漏极119轻掺杂漏极
120高张应力薄膜122图案的光致抗蚀剂层
124高压应力薄膜126图案的光致抗蚀剂层
128层间介电层130接触洞
具体实施例方式
请参照图4至图6，图4至图6为本发明制作高压应力薄膜于PMOS晶 体管表面的方法示意图。如图4所示，首先提供半导体基底60，例如硅晶片 (wafer)或硅覆绝缘(SOI)基底，且半导体基底60上包括栅极结构63。其中， 栅极结构63包括栅极介电层64、位于栅极介电层64上的槺极66、位于栅 极66顶表面的覆盖层68及氧化物-氮化物-氧化物偏位侧壁子(ONO offset spacer)70。 一般而言，栅极介电层64可为利用热氧化或沉积等工艺所形成 的氧化硅或氮硅化合物等绝缘物质所构成，而覆盖层68则可由用以保护栅 极66的氮化硅层所组成。此外，栅极结构63所在的有源区域(AA)夕卜围的半 导体基底60内另环绕浅沟隔离(STI)62,用来使此PMOS晶体管与其他元件 相隔离。
如图5所示，接着进行离子注入(ion implantation)工艺，以在栅极结构 63周围的半导体基底60中形成源极/漏极区域74。紧接着进行快速升温退火 (rapid thermal annealing)工艺，利用900至1050°C的高温来活化源极/漏极区 域74内的掺杂质，并同时修补在各离子注入工艺中受损的半导体基底60表 面的晶格结构。此外，也可视产品需求及功能性考虑，另在源极/漏极区域 74与栅极结构63之间分别形成轻掺杂漏极(LDD)或源极/漏极延伸 (source/drain extension),或者于源极/漏极区域74与栅极结构63表面再形成 自行对准金属硅化物(salicide),此皆为本领域的普通技术人员所熟知，在此 不多加赘述。
然后如图6所示，进行等离子增强化学气相沉积(plasma enhanced chemical vapor deposition, PECVD)工艺，以于栅极结构63与源极/漏极区域
74表面形成高压应力薄膜76。在本发明的优选实施例中，此PECVD是先将 半导体基底60置于沉积反应室中，接着通入由四曱基硅烷 (tetra-methyl-silane)、醚类(ether)、醛类(aldehyde)或羧酸类(carboxylic acid)等 组成当作前驱物(precursor)，随后再通入硅甲烷(silane)及氨气(ammonia)等主 成分进行等离子增强化学气相沉积，以于栅极结构63与源极/漏极区域74 表面形成高压应力薄膜76。其中，前驱物的流量介于30至3000克，该硅曱 烷的流量介于30每分钟标准毫升(standard cubic centimeter per minute, sccm) 至3000sccm,且该氨气的流量介于30sccm至2000sccm。此外，形成高压应 力薄膜76的高、低频无线电波的功率均介于50瓦至3000瓦。
值得注意的是，本发明在进行等离子增强化学气相沉积工艺的过程中， 所通入的前驱物会与形成高压应力薄膜76中的硅曱烷与氨气反应并产生各 种杂质(impurity)键结，例如0/CH3/0-CH3等。请参照图7，图7为本发明的 高压应力薄膜的傅立叶转换红外光语(Fourier Transform Infrared Spectroscopy, FTIR)示意图。如图7所示，通过前驱物与硅曱烷与氨气的反应，本发明在 等离子增强化学气相沉积工艺中所产生的高压应力薄膜76可在-2.86GPa与 -2.70 &的压力下产生如81-0-(013)等的Si-0-R键与/或如Si-CH3键等的Si-R 键键杂质键结，并通过这些键结来大幅提高高压应力薄膜76的应力，以压 缩栅极66下方，即通道区内半导体基底60的晶格排列，进而提高通道区的 电穴迁移率及PMOS晶体管的驱动电流。
请参照图8，图8为本发明的高压应力薄膜与现有高压应力薄膜的应力 与PMOS离子增益百分比的比较图。如图8所示，当传统工艺与本发明所沉 积的高压应力薄膜的沉积厚度同为1000埃(angstrom)时，本发明可通过前驱 物的通入来将初镀(as-deposite)薄膜的应力由-1.6GPa大幅提高至-2.7GPa左 右，并同时将PMOS的离子增益百分比(Ion gain percentage)由24%提高至 45%。
请参照图9,图9为本发明的高压应力薄膜与PMOS离子增益的关系示 意图。如图9所示，在相同PMOS离子增益(20%)的条件下，当高压应力薄 膜的应力为-1.6GPA时，所需的薄膜厚度约为850埃。根据本发明的优选实 施例，本发明可将高压应力薄膜的应力提高至-2.7GPA,因此可在相同离子 增益(20%)的条件下降低所需薄膜的厚度至450埃，进而能大幅提高后续蚀 刻接触洞的工艺余量(processwindow)。此外，如将薄膜的应力维持-2.7GPa,
本发明又可将高压应力薄膜的厚度增加至1000埃，进而可将PMOS的离子增益提高至45%。请参照图10至图12,图10至图12为本发明另一实施例制作接触洞蚀 刻停止层(CESL)的方法示意图。如图IO所示，首先在半导体基底80上形成 由栅极介电层82与栅极84所构成的栅极结构86,接着进行离子注入步骤， 以在半导体基底80中形成轻掺杂漏极结构90。随后于栅极结构86的侧壁形 成衬垫层87及侧壁子88，并进行另 一离子注入步骤，以在侧壁子88两侧的 半导体基底80中形成源极/漏极区域92。接着于半导体基底80表面賊射金 属层94，例如镍金属层，且金属层94覆盖于栅极84、側壁子88及源极/漏 极区域92表面。如图ll所示，接着进行快速升温退火(rapid thermal anneal, RTA)工艺，使金属层94与栅极84及源极/漏极区域92接触的部分反应成硅 化金属层96，完成自行对准金属硅化物工艺(salicide),最后再去除未反应的 金属层94。如图12所示，接着进行等离子增强化学气相沉积(PECVD)工艺，以于 栅极结构86、侧壁子88与源极/漏极区域92表面形成高压应力薄膜94。在 本发明的优选实施例中，此PECVD是先将半导体基底80置于沉积反应室中， 接着通入由四曱基硅烷(tetra-methyl-silane)、醚类(ether)、醛类(aldehyde)或羧 酸类(carboxylic acid)等组成当作前驱物(precursor),随后再通入硅曱烷(silane) 及氨气(ammonia)等主成分进行等离子增强化学气相沉积，以使该前驱物与 硅曱烷(silane)及氨气(ammonia)反应产生如0/CH3/0-CH3等的键结，进而于 栅极结构86、侧壁子88与源极/漏极区域92表面形成含有Si-CH3键及Si-OR 键的氮硅化合物层当做接触洞蚀刻停止层98。其中，前驱物的流量介于30 至3000克，该硅曱烷的流量介于30sccm至3000sccm，且该氨气的流量介 于30 sccm至2000 sccm。此外，形成接触洞蚀刻停止层98的高、低频无线 电波的功率均介于50瓦至3000瓦。随后，使用者可在接触洞蚀刻停止层98完成后覆盖层间介电层 (inter-layer dielectric, ILD)(图未示)于接触洞蚀刻停止层98表面 接着利用图 案的光致抗蚀剂层(图未示)作为蚀刻掩模，然后进行各向异性蚀刻，以在该 层间介电层中形成多个接触洞(图未示)，作为电子元件连接的桥梁。请参照图13至图18，图13至图18为本发明另一实施例制作双接触洞 蚀刻停止层(dual CESL)的方法示意图。如图12所示，首先提供一个以浅沟
隔离(STI)106区隔出NMOS晶体管区102以及PMOS晶体管区104的半导 体基底100，且各NMOS晶体管区102及PMOS晶体管区104上各具有NMOS 栅极108、 PMOS栅极110及设置在各栅极与半导体基底100之间的栅极介 电层114。接着子NMOS栅极108与PMOS栅极110的侧壁表面分别形成由 硅氧层与氮化硅层所构成的衬垫层112。然后进行离子注入工艺，以在NMOS栅极108与PMOS栅极110周围 的半导体基底100中各形成源极/漏极区域116与117。紧接着进行快速升温 退火工艺，利用900至1050。C的高温来活化源极/漏极区域116与117内的 掺杂质，并同时修补在各离子注入工艺中受损的半导体基底IOO表面的晶格 结构。此外，也可视产品需求及功能性考虑，另在源极/漏极区域116、 117 与各栅极108 、 110之间分别形成轻掺杂漏极(LDD) 118与119。接着于半导体基底IOO表面'减射金属层(图未示)，例如镍金属层，然后 进行快速升温退火(RTA)工艺，使金属层与NMOS栅极108、 PMOS栅极110 及源极/漏极区域116与117接触的部分反应成硅化金属层115,完成自行对 准金属硅化物工艺(salicide)。在去除未反应的金属层之后，接着进行等离子增强化学气相沉积 (PECVD)工艺，以在NMOS晶体管区102与PMOS晶体管区104中的硅化 金属层115表面形成高张应力薄膜(high tensile stress film)120。然后如图14所示，进行光致抗蚀剂涂布、曝光及显影工艺，以形成图 案的光致抗蚀剂层122并覆盖整个NMOS晶体管区102。接着进行蚀刻工艺， 去除未被图案的光致抗蚀剂层122覆盖的区域，即覆盖于PMOS晶体管区 104上的高张应力薄膜120，以形成高张应力薄膜120于NMOS栅极108与 源极/漏极区域116表面。如图15所示，接着移除覆盖于NMOS晶体管区102上的图案的光致抗 蚀剂层122。如图16所示，随后进行等离子增强化学气相沉积(PECVD)工艺 先通入由四曱基硅烷(tetra-methyl-silane)、醚类(ether)、醛类(aldehyde)或羧酸 类(carboxylic acid)等组成的前驱物(precursor)，再通入硅曱烷(silane)及氨气 (ammonia)等主成分，并使该前驱物与随后通入的硅甲烷(silane)及氨气 (ammonia)反应，以在NMOS晶体管区102与PMOS晶体管区104上形成高 压应力薄膜(high compressive stress film) 124。其中，前驱物的流量介于30至 3000克，该硅曱烷的流量介于30 seem至3000 sccm,且该氨气的流量介于30 sccm至2000 sccm。此外，形成高压应力薄膜124的高、4氐频无线电波的 功率均介于50瓦至3000瓦之间。如同先前所述的实施例，本实施例的高压应力薄膜124同样将所通入的 前驱物与高压应力薄膜124中的硅甲烷与氨气反应并产生如Si-CHb键及 Si-O-R键等杂质键结，进而可通过这些键结大幅提高高压应力薄膜124的压 缩应力。然后如图17所示，进行光致抗蚀剂涂布、曝光及显影工艺，以形成图 案的光致抗蚀剂层126并覆盖整个PMOS晶体管区104。接着进行蚀刻工艺， 去除未被图案的光致抗蚀剂层126覆盖的区域，即覆盖在NMOS晶体管区 102上的高压应力薄膜124，以形成高压应力薄膜124于PMOS 4册极110与 源极/漏极区域117表面。随后移除覆盖在PMOS晶体管区104上的图案的 光致抗蚀剂层126。根据本制作双接触洞蚀刻停止层(dual CESL)的实施例，本发明即可通过 高张应力薄膜120来拉大NMOS栅极108下方的半导体基底100的晶格排 列，同时利用高压应力薄膜124来压缩PMOS栅极110下方的半导体基底 100的晶格排列，进而提高NMOS晶体管及PMOS晶体管的驱动电流。如图18所示，接着覆盖层间介电层(inter-layer dielectric, ILD)128于高张 应力薄膜120与高压应力薄膜124表面。然后利用图案的光致抗蚀剂层(图 未示)作为蚀刻掩模，将高张应力薄膜120与高压应力薄膜124作为接触洞 蚀刻停止层，并进行各向异性蚀刻，以在层间介电层128中形成多个接触洞 130,作为电子元件连接的桥梁。此外，不局限于先前图13至图18所述先制作高张应力薄膜然后再制作 高压应力薄膜的顺序，本发明又可先形成高压应力薄膜在PMOS晶体管上， 然后在进行相对应的蚀刻工艺后形成高张应力薄膜在NMOS晶体管上。随 后再形成所需层间介电层与接触洞于层间介电层在高张应力薄膜与高压应 力薄膜上。综上所述，与现有制作高压应力薄膜的方法相比，本发明是在利用硅曱 烷与氨气形成氮化硅薄膜前先通入由四曱基硅烷、醚类、醛类或羧酸类等组 成的前驱物，然后使该前驱物与硅曱烷及氨气反应而产生如Si-R键及Si-O-R 键等杂质键结，进而通过这些键结来大幅提高高压应力薄膜的应力。因此， 本发明方法除了可应用于一般多晶硅应力层(poly stressor)的制作，又可应用
于接触洞蚀刻停止层及双接触洞蚀刻停止层的制作，以有效改善应变硅金属 氧化物半导体晶体管的成品率与效能。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作应变硅金属氧化物半导体晶体管的方法，该方法包括下列步骤提供半导体基底；形成栅极、至少一个侧壁子和源极/漏极区域在该半导体基底上；通入前驱物；以及通入硅甲烷和氨气，使该前驱物与该硅甲烷及该氨气反应，以形成高压应力薄膜覆盖于该栅极与该源极/漏极区域表面。
2. 如权利要求1所述的方法，其中该半导体基底包括晶片或硅覆绝缘基底。
3. 如权利要求1所述的方法，还包括形成栅极介电层在该栅极与该半导 体基底之间。
4. 如权利要求1所述的方法，其中该前驱物包括四曱基硅烷、醚类、醛 类或羧酸类。
5. 如权利要求1所述的方法，其中该前驱物的流量介于30至3000克。
6. 如权利要求1所述的方法，其中该硅曱烷的流量介于30sccm至 3000sccm。
7. 如权利要求1所述的方法，其中该氨气的流量介于30sccm至 2000sccm。
8. 如权利要求1所述的方法，其中该方法在形成该高压应力薄膜后还包 括进行快速升温退火工艺。
9. 如权利要求1所述的方法，其中该应变硅金属氧化物半导体晶体管为 应变硅P型金属氧化物半导体晶体管。
10. 如权利要求l所述的方法，其中形成该高压应力薄膜的步骤包括进 行等离子增强化学气相沉积工艺步骤。
11. 如权利要求l所述的方法，其中形成该高压应力薄膜的高频及低频 无线电波功率介于50瓦至3000瓦。
12. —种制作高压应力薄膜的方法，其利用前驱物与硅曱烷及氨气反应， 以形成包括Si-R键的高压应力薄膜。
13. 如权利要求12所述的方法，其中该前驱物包括四曱基硅烷、醚类、醛类或羧酸类。
14. 如权利要求12所述的方法，其中该前驱物的流量介于30至3000克。
15. 如权利要求12所迷的方法，其中该硅甲烷的流量介于30sccm至 3000sccm。
16. 如权利要求12所述的方法，其中该氨气的流量介于30sccm至 2000sccm。
17. 如权利要求12所述的方法，其中形成该高压应力薄膜的高频及低频 无线电波的功率介于50瓦至3000瓦。
18. 如权利要求12所述的方法，其中该Si-R键包括Si-(CH3)键。
19. 一种制作高压应力薄膜的方法，其利用前驱物与硅曱烷及氨气反应， 以形成包括Si-O-R键的高压应力薄膜。
20. 如权利要求19所述的方法，其中该前驱物包括四曱基硅烷、醚类、 醛类或羧酸类。
21. 如权利要求19所述的方法，其中该前驱物的流量介于30至3000克。
22. 如权利要求19所述的方法，其中该硅曱烷的流量介于30sccm至 3000sccm。
23. 如;f又利要求19所述的方法，其中该氨气的流量介于30sccm至 2000sccm。
24. 如权利要求19所述的方法，其中形成该高压应力薄膜的高频及低频 无线电波的功率介于50瓦至3000瓦。
25. 如权利要求第19项所述的方法，其中该Si-O-R键包括Si-0-(CH3)键。
26. —种应变硅金属氧化物半导体晶体管，包括 半导体基底；栅极设在该半导体基底上； 至少一个侧壁子设在该栅极的侧壁上； 源才A/漏极区域，设在该半导体基底中；多个硅化金属层，分别设在该栅极顶部与该源^l/漏极区域表面之上；以及高压应力薄膜，设置在该栅极、该侧壁子和该源极/漏极区域表面，且该高压应力薄膜包括Si-R键。
27. 如权利要求26所述的应变硅金属氧化物半导体晶体管，还包括栅极 介电层设在该栅极下方。
28. 如权利要求26所述的应变珪金属氧化物半导体晶体管，还包括衬垫 层设置在该栅极侧壁与该侧壁子之间。
29. 如权利要求26所述的应变硅金属氧化物半导体晶体管，还包括源极 /漏极延伸区域设在该侧壁子下方的该半导体基底中。
30. 如权利要求26所述的应变硅金属氧化物半导体晶体管，其中该硅化 金属层包括硅化镍金属层。
31. 如权利要求26所述的应变硅金属氧化物半导体晶体管，其中该应变 硅金属氧化物半导体晶体管为PMOS晶体管。
32. 如权利要求26所述的应变硅金属氧化物半导体晶体管，其中该Si-R 键包括Si-(CH0键。
33. —种应变硅金属氧化物半导体晶体管，包括 半导体基底；栅极设在该半导体基底上； 至少一个侧壁子设在该栅极的侧壁上； 源极/漏极区域，设在该半导体基底中；多个硅化金属层，分别设在该栅极顶部与该源极/漏极区域表面之上；以及高压应力薄膜，设置在该栅极、该侧壁子和该源极/漏极区域表面，且该 高压应力薄膜包括Si-O-R键。
34. 如权利要求33所述的应变硅金属氧化物半导体晶体管，还包括栅极 介电层设在该栅极下方。
35. 如权利要求33所述的应变硅金属氧化物半导体晶体管，还包括衬垫 层设置在该栅极侧壁与该侧壁子之间。
36. 如权利要求33所述的应变硅金属氧化物半导体晶体管，还包括源极 /漏极延伸区域设在该侧壁子下方的该半导体基底中。
37. 如权利要求33所述的应变硅金属氧化物半导体晶体管，其中该硅化 金属层包括硅化镍金属层。
38. 如权利要求33所述的应变硅金属氧化物半导体晶体管，其中该应变 硅金属氧化物半导体晶体管为PMOS晶体管。
39. 如权利要求33所述的应变硅金属氧化物半导体晶体管，其中该 Si-O-R键包括Si-O-(CH3)键。
全文摘要
一种制作应变硅金属氧化物半导体晶体管的方法。首先提供半导体基底，并在该半导体基底上形成栅极、至少一个侧壁子和源极/漏极区域。然后通入前驱物(precursor)，使该前驱物与硅甲烷(silane)以及氨气(ammonia)反应，以直接形成高压应力薄膜(high compressive stress film)于该栅极与该源极/漏极区域表面，此技术可应用于多晶硅应力层(poly stressor)、接触洞蚀刻停止层(CESL)以及双接触洞蚀刻停止层(dual CESL)等制造工艺中。
文档编号H01L21/02GK101165862SQ20061013598
公开日2008年4月23日 申请日期2006年10月16日 优先权日2006年10月16日
发明者蔡腾群, 陈能国, 黄建中 申请人:联华电子股份有限公司