专利名称：半导体装置的制造方法及半导体装置的利记博彩app
技术领域：
本发明涉及使用了硅化物栅电极的场效应晶体管的制造方法，特别涉及一种FUSI(Fully Silicided)栅电极的制造方法。
背景技术：
随着半导体装置的设计规则精细化的缩小，使得电路的集成度飞跃性提高，一块芯片上可装载1亿个以上MOS晶体管等场效应晶体管。为了实现这种芯片，不仅要求加工精度为几十纳米级的光刻法或蚀刻开发的超微细加工技术的进展，而且要求栅电极的金属化。
以往，使用多晶硅作为MOS晶体管的栅电极材料，但在将半导体用作栅电极材料的情况下，栅电极会发生耗尽化，由此，将产生电栅极氧化膜厚膜化的不良情况。这里，“电栅极氧化膜”是指，因耗尽化而实际上作为栅极氧化膜动作的层。在栅极长度为90nm左右的世代中，所要求的电栅极氧化膜厚为2.0～2.4nm。由于伴随栅电极耗尽化的电栅极氧化膜厚的厚膜化为0.3nm左右，所以，通过使实际的栅极氧化膜薄膜化，能够应对该不良情况。但是，随着栅极长度微细化发展为65nm、45nm，所要求的电栅极氧化膜厚变薄。例如，在栅极长度为45nm的世代中，所要求的电栅极氧化膜厚为1.2～1.6nm左右。当在这种世代中使用由多晶硅构成的栅电极时，难以由其它方法弥补伴随栅电极耗尽化的电栅极氧化膜厚的厚膜化。因此，迫切希望新的栅电极材料。
近年来，作为防止栅电极耗尽化的方法，使由多晶硅构成的栅电极整体与Co、Ni等金属发生硅化物反应的FUSI(Fully Silicided)栅极技术引人注目(非专利论文1)。为了降低栅电极的电阻，以往使用一种仅使由多晶硅构成的栅电极的上部与Co、Ni等发生硅化物反应的技术。因此，FUSI栅极技术在现有技术的延长线上，从没有使用新材料的方面也可以说是有力的技术。
但是，在FUSI栅极技术中，由于在使Ni等金属大量堆积到多晶硅上之后发生硅化物反应，所以，根据Ni的供给量而形成的硅化物的相会变化，使得晶体管特性不稳定。
图4(a)～(c)是表示以往的FUSI形成流程的一例的剖视图。
首先，如图4(a)所示，按照标准的MOS晶体管的形成流程，在半导体基板1100上依次形成栅极绝缘膜1101、多晶硅层1102之后，进行扩展(extension)注入。接着，进行由绝缘膜构成的侧壁1103和源极/漏极区域的形成。然后，将层间绝缘膜1104堆积到基板上。接着，在使用化学机械研磨(CMP化学机械研磨)法进行多晶硅层1102的露出之后，使用药液或干蚀刻技术进行多晶硅层1102的高度调整。接着，如图4(b)所示，使Ni膜1105堆积到基板的整个上表面。然后，如图4(c)所示，对基板施加用于形成硅化物的热处理。由此，栅电极整体被硅化物化。
可是，由图4(c)可知，在栅电极中靠近侧壁的位置和栅电极的中央部，所形成的硅化物的相不同。在从层间绝缘膜侧供给Ni靠近某一侧壁的区域，由于Ni的供给量增多，所以会成为Ni3Si层1106。在Ni的供给量由上部堆积的Ni膜厚限制的中央部，成为NiSi层1107。由于Ni3Si与NiSi功函数不同，所以，具有这种形状的晶体管的特性非常不稳定。而且，硅化物化后的栅电极上表面的一部分不会变得平坦。
非专利文献1Aoyama et al.，IEDM Tech.Dig.pp.95-98(2004).
发明内容
本发明的目的在于，提供一种包含具有均一硅化物相的FUSI栅电极的半导体装置及其制造方法。
为了解决所述以往的课题，在本发明中，设计了在对栅电极进行硅化物化之前，控制对多晶硅的Ni供给量的方法，由此实现在FUSI栅电极中的硅化物相的均匀化。
即，本发明的半导体装置的制造方法包括工序(a)，在半导体基板上隔着第一栅极绝缘膜形成第一硅栅极；工序(b)，在所述第一硅栅极上形成被绝缘膜包围的第一凹部；工序(c)，在基板上形成至少填充所述第一凹部的金属膜；工序(d)，除去所述金属膜的一部分使所述绝缘膜露出，在所述第一硅栅极上的所述第一凹部内形成第一金属层；和工序(e)，进行热处理，使所述第一金属层与所述第一硅栅极反应，形成由第一金属硅化物构成的第一栅电极。
根据该方法，由于在通过工序(e)进行栅电极的硅化物化之前，在工序(d)中除去了多余的金属膜，所以，在硅化物反应时，能够对栅电极的各部分供给均等量的金属。因此，能够以均匀组成的金属硅化物构成栅电极，制造特性稳定的半导体装置。而且，在金属层与硅栅极可形成多种金属硅化物的情况下，通过适当改变由工序(a)形成的第一硅栅极的膜厚，可制作由所希望的组成的金属硅化物构成的栅电极。
另外，绝缘膜也可具有设置在半导体基板上的层间绝缘膜和侧壁。
而且，作为金属膜的材料，可使用Co、Ni、Pt等，只要是可与硅形成硅化物的金属即可。
本发明的第一半导体装置包括半导体基板；绝缘膜，其设置于所述半导体基板上，形成有第一凹部；第一栅极绝缘膜，其设置在所述第一凹部内的所述半导体基板上；和第一栅电极，其填充于所述第一凹部，设置在所述第一栅极绝缘膜上，并由组成均一的金属硅化物构成。
在第一半导体装置为MIS晶体管时，通过第一栅电极的硅化物组成均一，与具有组成不均匀的栅电极的以往半导体装置相比，能够使电气特性稳定化。
而且，本发明的第二半导体装置包括半导体基板；绝缘膜，其设置于所述半导体基板上，形成有凹部；栅极绝缘膜，其设置在所述凹部内的所述半导体基板上；和栅电极，其填充于所述凹部，设置在所述栅极绝缘膜上，并由具有平坦的上表面的金属硅化物构成。
由此，可提高形成在栅电极上的层间绝缘膜的平坦性，并可实现层间绝缘膜的膜厚均匀化。
根据本发明，能够形成由均匀组成的硅化物构成的FUSI栅电极。
图1(a)～(e)是表示第一实施方式的半导体装置的制造方法的剖视图；
图2(a)～(e)是表示第一实施方式的半导体装置的制造方法的变形例的剖视图；图3(a)～(h)是表示第二实施方式的半导体装置的制造方法的剖视图；图4(a)～(c)是表示以往的FUSI形成流程的一例的剖视图。
图中200、300-半导体基板，201-栅极绝缘膜，202-硅栅极，203-侧壁，204、305-层间绝缘膜，205、309-Ni膜，206-Ni层，207-栅电极，220-保护层，301a-第一栅极绝缘膜，301b-第二栅极绝缘膜，302-第一硅栅极，303-第二硅栅极，304a-第一侧壁，304b-第二侧壁，306、308-硅蚀刻，307-抗蚀层，310a-第一Ni层，310b-第二Ni层，311-第一栅电极，312-第二栅电极，320-NMIS形成区域，330-PMIS形成区域。
具体实施例方式
(第一实施方式)以下，参照附图，对本发明的第一实施方式的半导体装置的制造方法进行说明。
图1(a)～(e)是表示第一实施方式的半导体装置的制造方法的剖视图。
首先，如图1(a)所示，在由硅(Si)等构成的半导体基板200上，分别堆积厚度2nm的SiON膜与厚度100nm的多晶硅层之后，蚀刻SiON膜及多晶硅层的一部分，形成厚度约2nm的栅极绝缘膜201、和厚度100nm且栅极长度约100nm的硅栅极202。接着，在将硅栅极202作为掩模进行扩展注入之后，使用公知的方法，在栅极绝缘膜201及硅栅极202的侧面上，形成由绝缘膜构成的高度100nm的侧壁203。然后，将硅栅极202及侧壁203作为掩模，向半导体基板200内注入杂质，形成源极区域及漏极区域(源极区域及漏极区域未图示)。接着，堆积层间绝缘膜204。然后，使用CMP法研磨层间绝缘膜204，直至硅栅极202的上表面露出。
接着，如图1(b)所示，使用例如干蚀刻技术从上部选择性地除去硅栅极202，使硅栅极202的厚度(高度)例如为50nm。由此，在硅栅极202上设置由侧壁203包围的凹部。另外，在本工序中，也可以对侧壁203或层间绝缘膜204，使用能够选择性地除去硅栅极202的药液进行湿蚀刻。
然后，如图1(c)所示，通过溅射在基板的上表面堆积厚度100nm的Ni膜205。
接着，如图1(d)所示，使用CMP法研磨Ni膜205直至层间绝缘膜204露出，在硅栅极202上的由侧壁203包围的凹部内剩余厚度为50nm且具有平坦上表面的Ni层206。另外，在栅极长度短的情况下，由于堆积后的Ni膜205的上表面大致变得平坦，所以，在该情况下，可通过替代CMP法而使用干蚀刻法除去Ni直至层间绝缘膜204的上表面露出，形成上表面平坦的Ni层206。
接着，如图1(e)所示，以450℃对基板进行热处理，使硅栅极202与Ni层206发生硅化物反应。由此，可制成具有均匀的NiSi相的栅电极207。在本工序中，可形成均匀组成的栅电极207是由于，Ni的供给源仅在硅栅极202的正上方，且Ni层206的厚度均匀。
由以上方法制作的本实施方式的半导体装置，如图1(e)所示，包括半导体基板200；栅极绝缘膜201，其由设置在半导体基板200上的厚度约2nm的SiON构成；栅电极207，其设置在栅极绝缘膜201上，具有平坦的上表面，由NiSi等均匀组成的Ni硅化物构成；侧壁203，其由设置在栅电极207及栅极绝缘膜201的侧面上的绝缘体构成；扩展区域(未图示)，其设置在半导体基板200中位于栅电极207的两端部的下方区域；源极或漏极区域(未图示)，其设置在半导体基板200中位于形成有侧壁203的栅电极207的两侧方的区域，含有浓度比扩展区域高的杂质；和层间绝缘膜204，其设置在半导体基板200上。栅电极207的厚度例如为100nm，栅极长度例如为100nm。
根据本实施方式的方法，通过在图1(e)所示的硅化物形成工序之前使硅栅极202上的Ni层206的膜厚均匀，由此，Ni可均等地供给到硅栅极202的各部分中。因此，可制造具有均匀组成的FUSI栅电极的半导体装置。由此，使用本实施方式的方法，可制造微细化且特性稳定的MIS晶体管。
而且，在本实施方式的方法中，还可通过改变硅栅极202与形成在硅栅极202上的Ni层206的膜厚比，来任意选择构成栅电极207的硅化物的组成。在本实施方式中，通过使硅栅极202与Ni层206的膜厚比大致为1∶1，从而使栅电极207的组成为NiSi。
另外，在本实施方式中，将硅化物反应前的硅栅极202的厚度和Ni层206的厚度共同设定为50nm，但硅栅极202及pNi层206的厚度并非限定于该值。其中，为了形成NiSi，优选使硅栅极202的厚度与Ni层206的厚度之比大致为1∶1。而且，还可改变硅栅极202的厚度与Ni层206的厚度之比，来形成具有所希望的组成的其它均匀的Ni硅化物。例如，使硅栅极202的厚度与Ni层206的厚度之比大致为1∶3而形成Ni3Si，或使硅栅极202的厚度与Ni层206的厚度之比大致为2∶1而形成NiSi2。
而且，在以上的说明中，对在硅栅极202上形成Ni层206，然后形成Ni硅化物的例子进行了说明，但也可代替Ni层而设置Co或Pt等与Si形成硅化物的金属层。Co等也可与Si形成组成不同的多种硅化物，但若使用本实施方式的方法，则可制作均匀组成的FUSI栅电极。例如，在使用Co时，能够制作由CoSi或CoSi2中任意一种构成的FUSI栅电极。
并且，在本实施方式的制造方法中，作为栅极绝缘膜使用了SiON膜，但使用其它的绝缘膜，也可由同样的方法形成具有均匀组成的FUSI栅电极。
此外，在本实施方式的制造方法中，作为硅栅极使用了多晶硅，但即便使用非晶硅，也可由同样的方法形成具有均匀组成的FUSI栅电极。
(第一实施方式的变形例)图2(a)～(e)是表示第一实施方式的半导体装置制造方法的变形例的剖视图。本变形例到形成硅栅极202之前的工序与第一实施方式不同。
首先，如图2(a)所示，在半导体基板200上分别堆积厚度2nm的SiON膜与厚度50nm的多晶硅层之后，在多晶硅层之上形成厚度50nm的PSG(Phospho-Silicate Glass)层。然后，蚀刻PSG层、多晶硅层以及SiON膜的一部分，形成厚度2nm的栅极绝缘膜201、厚度50nm的硅栅极202、和厚度50nm的保护层220。接着，在将硅栅极202及保护层220作为掩模进行扩展注入之后，使用公知的方法，在栅极绝缘膜201、硅栅极202及保护层220的侧面上，形成由绝缘膜构成的高度100nm的侧壁203。然后，将硅栅极202、保护层220及侧壁203作为掩模，向半导体基板200内注入杂质，形成源极区域及漏极区域(未图示)。接着，在基板上堆积层间绝缘膜204。然后，使用CMP法研磨层间绝缘膜204直至保护层220的上表面露出。
接着，如图2(b)所示，通过使用氟酸溶液的湿蚀刻，选择性地蚀刻硅栅极202上的保护层220，露出硅栅极202的上表面。由此，在硅栅极202上设置了由侧壁203包围的凹部。
然后，经过图2(c)～(e)所示的工序制作本实施方式的半导体装置。由于这些工序与图1(c)～(e)所示的工序相同，所以省略说明。
根据以上的工序，也可制作具有均匀组成的FUSI栅极的半导体装置。特别是根据本变形例的方法，由于可由堆积膜厚设定硅栅极202的高度，所以，与通过蚀刻进行高度调整时相比提高了膜厚精度。而且，作为保护层220使用了PSG膜，但也可使用BSG、BPSG、臭氧一TEOS膜等可对侧壁203选择性地蚀刻的蚀刻速度高的膜。
(第二实施方式)以下，参照附图，对本发明的第二实施方式的半导体装置制造方法进行说明。图3(a)～(h)是表示第二实施方式的半导体装置的制造方法的剖视图。本实施方式的制造方法，涉及包括在同一晶片上具有相互不同的硅化物相的FUSI栅电极的MIS晶体管的制造方法。这里，对作为N沟道型MIS晶体管(NMIS)的栅电极形成NiSi相，作为P沟道型MIS晶体管(PMIS)的栅电极形成Ni3Si相时的制造方法进行叙述。另外，在图3(a)～(h)各图中，分别在左侧表示NMIS形成区域，在右侧表示PMIS形成区域。
首先，如图3(a)所示，通过与第一实施方式相同的方法，在半导体基板300上的NMIS形成区域320上形成第一栅极绝缘膜301a、由多晶硅构成的第一硅栅极302、第一侧壁304a、和包含N型杂质的源极区域及漏极区域(未图示)；在半导体基板300上的PMIS形成区域330上形成第二栅极绝缘膜301b、由多晶硅构成的第二硅栅极303、第二侧壁304b、和包含P型杂质的源极区域和漏极区域(未图示)。这里，第一栅极绝缘膜301a与第二栅极绝缘膜301b、第一硅栅极302与第二硅栅极303、第一侧壁304a与第二侧壁304b，分别由公共的膜同时形成。还可分别在半导体基板300中的位于第一硅栅极302的两端部的下方区域，形成包含低浓度N型杂质的第一扩展区域；在位于第二硅栅极303的两端部的下方区域，形成包含低浓度P型杂质的第二扩展区域。然后，在基板上堆积绝缘膜之后，通过CMP法研磨绝缘膜，直至第一硅栅极302的上表面与第二硅栅极303的上表面都露出，形成层间绝缘膜305。
另外，本工序结束时的第一硅栅极302及第二硅栅极303的高度(厚度)都为100nm左右。而且，第一侧壁304a及第二侧壁304b的高度也成为与两硅栅极相同的程度。
接着，如图3(b)所示，使用干蚀刻技术，从上部选择性地对第一硅栅极302及第二硅栅极303进行硅蚀刻306，使第一硅栅极302及第二硅栅极303的厚度(高度)例如为50nm。
接着，如图3(c)所示，使用光刻技术形成在PMIS形成区域具有开口并覆盖NMIS形成区域的抗蚀层307。
然后，如图3(d)所示，将抗蚀层307作为掩模对第二硅栅极303进行硅蚀刻306，使第二硅栅极303的厚度为25nm。在本工序中，由于第一硅栅极302未被蚀刻，所以，第一硅栅极302的厚度仍然为50nm。由此，在第一硅栅极302上设置了由侧壁304a包围的凹部，在第二硅栅极303上设置了由侧壁304b包围的凹部。另外，在本工序中，作为第一硅栅极302及第二硅栅极303的蚀刻方法，还可通过使用了能够选择性地除去侧壁304a、304b与层间绝缘膜305的药液的湿蚀刻方法进行。
接着，在如图3(e)所示除去了抗蚀层307之后，如图3(f)所示，在包含第一硅栅极302及第二硅栅极303的基板的整个上表面上，堆积厚度100nm的Ni膜309。
然后，如图3(g)所示，通过根据CMP法研磨Ni膜309直至层间绝缘膜305的上表面露出，在第一硅栅极302上的由侧壁304a包围的凹部内残留厚度为50nm的第一Ni层310a，并且，在第二硅栅极303上的由侧壁304b包围的凹部内残留厚度为75nm的第二Ni层310b。第一Ni层310a的上表面与第二Ni层310b的上表面都被平坦化，第一Ni层310a的膜厚及第二Ni层310b的膜厚分别处于均匀状态。另外，在栅极长度短的情况下，由于堆积后的Ni膜309的上表面大致平坦，所以在该情况下，也可通过代替CMP法而使用干蚀刻法除去Ni，直至层间绝缘膜305的上表面露出，由此，形成上表面平坦的第一Ni层310a及第二Ni层310b。
接着，如图3(h)所示，以450℃对基板进行处理，使其进行硅化物化反应。在本工序中，通过第一Ni层310a和第一硅栅极302的反应，形成具有均匀的NiSi相的第一栅电极311；通过第二Ni层310b和第二硅栅极303的反应，形成具有均匀的Ni3Si相的第二栅电极312。这里，第一栅电极311整体由NiSi构成，第二栅电极312整体由Ni3Si构成。通过以上的工序，可分别形成具有均一硅化物相的N沟道型MIS晶体管及P沟道型MIS晶体管。
根据本实施方式的方法，由于在形成Ni膜309之后进行CMP法等而仅在硅栅极上残留均匀厚度的Ni层，所以，在硅化物相的形成时，能够将均等量的Ni供给到硅栅极的各部分。因此，能够制作具有均质硅化物相的栅电极，从而能够制造特性稳定的MIS晶体管。并且，通过调节硅栅极的厚度与其上形成的Ni层的膜厚之比，即使在可形成多种硅化物相的情况下，也能形成仅具有所希望的硅化物相的FUSI栅电极。因此，可在同一晶片内设置具有相互不同的硅化物相的栅电极。在本实施方式的半导体装置中，设置由对N沟道型MIS晶体管具有优选的功函数的NiSi构成的栅电极，设置由对P沟道型MIS晶体管具有优选的功函数的Ni3Si构成的栅电极。因此，本实施方式的半导体装置与以往的半导体装置相比，具有高性能。
另外，在本实施方式中，设硅化物反应前的第一硅栅极302的厚度为50nm，设第二硅栅极303的厚度为25nm，但各膜厚并非限定于该值。
而且，这里对形成具有NiSi相的第一栅电极311、和具有Ni3Si相的第二栅电极312的例子进行了说明，但只要组成均一，形成具有何种硅化物组成的栅电极均可。
并且，具有NiSi相的第一栅电极311与具有Ni3Si相的第二栅电极312，也可分别独立形成，或者，还可作为CMIS晶体管的双栅电极而一体形成，并在元件分离区域上直接连接。
进而，在以上的说明中，对形成由Ni硅化物构成的栅电极的例子进行了说明，但也可形成由Co或Pt等Ni以外的金属和Si的硅化物构成的栅电极。Co等也可与Si形成组成不同的多种硅化物，但若使用本实施方式的方法，则可制成均匀组成的FUSI电极。
另外，在本实施方式的方法中，还可经过在第一实施方式的变形例中所说明的使用了保护层的工序，形成膜厚为50nm的第一硅栅极302及第二硅栅极303。
而且，在图3(b)所示的工序中，以形成了在PMIS形成区域具有开口并覆盖NMIS形成区域的抗蚀层的状态，仅将第二硅栅极303进行厚度25nm蚀刻，使第二硅栅极303的膜厚为75nm。然后，在除去抗蚀层后的状态下，即使对Ni进行50nm全面蚀刻，也可成图3(e)所示的状态。
工业上的可利用性如以上所说明那样，根据本发明的方法，可形成包括在栅电极面内具有均一硅化物相的FUSI栅电极的晶体管。
权利要求
1.一种半导体装置的制造方法，包括工序a，在半导体基板上隔着第一栅极绝缘膜形成第一硅栅极；工序b，在所述第一硅栅极上形成被绝缘膜包围的第一凹部；工序c，在基板上形成至少填充所述第一凹部的金属膜；工序d，除去所述金属膜的一部分使所述绝缘膜露出，在所述第一硅栅极上的所述第一凹部内形成第一金属层；和工序e，进行热处理，使所述第一金属层与所述第一硅栅极反应，形成由第一金属硅化物构成的第一栅电极。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述工序b中，所述绝缘膜具有设置在所述半导体基板上的层间绝缘膜；和形成在所述第一硅栅极的侧面上的第一侧壁，所述第一凹部由所述第一侧壁包围。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述工序b包括工序b1，在所述第一硅栅极的侧面上形成所述第一侧壁；工序b2，在所述工序b1之后，在基板的整个面上形成所述层间绝缘膜；工序b3，除去所述层间绝缘膜的一部分，使所述第一硅栅极的上表面露出；和工序b4，在所述工序b3之后，蚀刻所述第一硅栅极的一部分，形成所述凹部。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述工序a包含在所述第一硅栅极上形成保护层的工序，所述工序b包括工序b1，在所述第一硅栅极和所述保护层的侧面上形成所述第一侧壁；工序b2，在所述工序b1之后，在基板的整个面上形成所述层间绝缘膜；工序b3，除去所述层间绝缘膜的一部分，使所述保护层的上表面露出；和工序b4，在所述工序b3之后，选择性地除去所述保护层使所述第一硅栅极的上表面露出，由此形成所述凹部。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述工序d中，通过由化学机械研磨进行所述金属膜的除去，形成所述第一金属层。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，由所述工序c形成的所述金属膜是Ni膜，由所述工序e形成的成为所述第一栅电极的金属硅化物，是从NiSi、NiSi2及Ni3Si中选出的一种。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，由所述工序c形成的所述金属膜是Co膜，由所述工序e形成的成为所述第一栅电极的金属硅化物，是CoSi或CoSi2中任意一种。
8.根据权利要求1～7中任一项所述的半导体装置的制造方法，其特征在于，在所述工序a中，隔着第二栅极绝缘膜在所述半导体基板上形成第二硅栅极；在所述工序b中，在所述第二硅栅极上形成被所述绝缘膜包围的第二凹部；在所述工序c中，形成填充所述第二凹部的所述金属膜；在所述工序d中，除去所述金属膜的一部分，使所述绝缘膜露出，在所述第二硅栅极上的所述第二凹部内形成与所述第一金属层膜厚不同的第二金属层；在所述工序e中，进行所述热处理，使所述第二金属层与所述第二硅栅极反应，形成由具有和所述第一金属硅化物不同的组成的第二金属硅化物构成的第二栅电极。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，在所述工序d中，所述第一硅栅极的膜厚形成得比所述第二硅栅极的膜厚厚，所述第一金属层的膜厚形成得比所述第二金属层的膜厚薄。
10.一种半导体装置，包括半导体基板；绝缘膜，其设置在所述半导体基板上，形成有第一凹部；第一栅极绝缘膜，其设置在所述第一凹部内的所述半导体基板上；和第一栅电极，其填充于所述第一凹部，设置在所述第一栅极绝缘膜上，并由组成均一的金属硅化物构成。
11.根据权利要求10所述的半导体装置，其特征在于，所述绝缘膜具有设置在所述第一栅电极的侧面上的侧壁、和设置在所述半导体基板上的层间绝缘膜。
12.根据权利要求10所述的半导体装置，其特征在于，所述绝缘膜中还形成有第二凹部，该半导体装置还包括第二栅极绝缘膜，其设置在所述第二凹部内的所述半导体基板上；和第二栅电极，其填充于所述第二凹部，设置在所述第二栅极绝缘膜上，并由组成均一且包含与所述第一栅电极相同的金属、组成与所述第一栅极不同的金属硅化物构成。
13.根据权利要求10所述的半导体装置，其特征在于，所述第一栅电极的上表面平坦。
14.根据权利要求10～13中任一项所述的半导体装置，其特征在于，所述第一栅电极由Co硅化物、Ni硅化物、Pt硅化物中的任意一种构成。
15.一种半导体装置，包括半导体基板；绝缘膜，其设置在所述半导体基板上，形成有凹部；栅极绝缘膜，其设置在所述凹部内的所述半导体基板上；和栅电极，其填充于所述凹部，设置在所述栅极绝缘膜上，并由具有平坦的上表面的金属硅化物构成。
全文摘要
本发明的目的在于，提供一种包含具有均一硅化物相的FUSI栅电极的半导体装置及其制造方法。在包含硅栅极(202)的基板整个面上堆积Ni膜(205)之后，通过CMP处理等除去硅栅极(202)的一部分，在硅栅极(202)的正上方剩余上表面平坦、膜厚均匀的Ni层(206)。接着，通过使其进行硅化物反应，能够形成具有均一硅化物相的栅电极(207)。
文档编号H01L21/336GK1921070SQ20061012131
公开日2007年2月28日 申请日期2006年8月22日 优先权日2005年8月25日
发明者竹冈慎治, 濑部绍夫, 平濑顺司, 粉谷直树, 冈崎玄, 相田和彦 申请人:松下电器产业株式会社