专利名称：双极集成电路器件中三层硬质掩膜的刻蚀方法
技术领域：
本发明涉及一种集成电路半导体制造工艺方法，尤其涉及一种用于双 极集成电路器件的三层硬质掩膜等离子干法刻蚀的方法。
背景技术：
在典型的双极工艺集成电路技术中，在深隔离槽(De印Trench)刻蚀 工艺之前，需要进行硬质三层掩膜刻蚀，为后续的深隔离槽刻蚀工艺复制
出图形。
现有的硬质三层掩膜刻蚀的工艺为局部氧化隔离工艺完成之后，由 于双极工艺的特殊要求，依此在硅片(Silicon)上淀积热氧化膜(Thermal Oxide)、氮化膜(Nitride)和常压氧化膜(USG);然后涂布光刻胶(PR)，对 掩膜曝光制作图形，最后进行等离子千法刻蚀，为后续深隔离槽刻蚀提供 图形(见图1)。
双极工艺集成电路中三层硬质掩膜刻蚀中常见的问题为
1、 由于双极工艺的隔离槽非常的深，具有很高的深宽比(Aspect ratio),再加上三层硬质掩膜的厚度，所以整个深宽比约有IO左右。对 后续的多晶硅淀积工艺提出了很大的挑战，这就要求硬质掩膜刻蚀具有倾 斜的形貌，特别是在顶端。这样有助于多晶硅淀积，利于减小或者消除空 洞的产生(见图2)。
2、 考虑到三步成膜机成膜厚度变化以及硅片面内均匀性，还有刻蚀
机刻蚀速率的变化以及硅片面内均匀性，需要加一定的过刻蚀时间来防止 刻蚀不足而造成掩膜未被打开。高过刻蚀时间会对掩膜下层的硅表面产生 损失，所以底层氧化膜刻蚀的条件需要具有氧化膜对硅的高选择比。
发明内容
本发明要解决的技术问题是提供一种双极集成电路器件中三层硬质 掩膜的刻蚀方法，该方法有助于后续多晶硅淀积，防止由于高深宽比导致 的淀积空隙产生，提高器件的可靠性。
为解决上述技术问题，本发明提供一种双极集成电路器件中三层硬质 掩膜的刻蚀方法，包括如下步骤
第一步，顶层氧化硅的刻蚀通过调整三氟甲烷和四氟甲烷的比例， 提高腔体内的聚合物，增加侧壁的保护，从而获得倾斜的顶端形貌；
第二步，氮化硅的刻蚀调节三氟甲烷和四氟甲垸的比例，获得较快 的刻蚀速率为2200-2600埃/分钟，确保氮化硅被充分刻蚀掉；
第三步，底层氧化硅的刻蚀。
在第一步中追加过刻蚀，确保顶层氧化硅被充分打开。 第一步刻蚀的主要参数为压力为6-12帕；上/下电极功率为
800-1400瓦；三氟甲烷为30-50sccm;四氟甲烷为10-25sccm;氦气为
10-30sccm。
第二步刻蚀的主要参数为三氟甲烷四氟甲烷=1:(2-4);氦气为 10-30sccm。
第三步中通过调整三氟甲烷和四氟甲烷的比例来获得氧化膜对硅的 高选择比为8:1-12:1。
第三步刻蚀的主要参数为压力为6-12巾fi;上/下电极功率为
800-1400瓦;三氟甲烷四氟甲烷二 (2-4):1;氦气为10-30sccm。
本发明具有以下有益效果在氧化硅刻蚀时，调整三氟甲烷(CHF:,)
和四氟甲垸(CR,)的比例，提高腔体内的聚合物，增加侧壁的保护，从
而获得倾斜的氧化膜侧壁形貌，有利于高深宽比隔离槽的多晶硅淀积，减 小了空隙形成。另外，底层氧化膜刻蚀的条件具有氧化膜对硅的高选择比， 在增加一定的过刻蚀比例，确保掩膜被充分打开的同时，可以降低对下层
硅表面的损伤。此外，在氧化硅刻蚀时，调整三氟甲烷(CHF,)和四氟甲 垸(CR,)的比例，提高刻蚀速率，增加了生产效率。
图1是现有的双级集成电路器件中三层硬质掩膜的结构示意图； 图2是采用本发明方法导致多晶硅淀积时产生的空洞减小的效果示 意图3是采用本发明方法刻蚀的三层硬质掩膜倾斜的恻壁形貌示意图。
具体实施例方式
以下结合附图及实施例对本发明作进一步的阐述
三层硬质掩膜的刻蚀从上到下要依次刻常压氧化膜(USG)，氮化膜 (Nitride)和热氧化膜(Thermal Oxide)(见图1)，所以针对不同的介 质膜，采用相应的刻蚀条件。
第一步顶层氧化硅的刻蚀。该步刻蚀直接决定了掩膜的侧面形貌。 通过调整三氟甲烷(CHF3)和四氟甲烷(CF4)的比例，提高腔体内的聚合 物，增加侧壁的保护，从而获得倾斜的氧化膜侧壁形貌(掩膜顶端肩部倾
斜)(见图3)，较倾斜的形貌有助于多晶硅淀积，易于减小或者消除由于 高深度比在多晶硅淀积时产生的空洞(见图2)。此外，可以增加--定的
过刻蚀比例，确保顶层氧化硅被充分打开。该步主要参数压力6-12帕； 上/下电极功率800-1400瓦；三氟甲烷30-50sccm;四氟甲烷 10-25sccm;氦气10-30sccm。
第二步氮化硅的刻蚀。为了保证氮化的刻蚀速率，调节三氟甲烷 (CHF:i)和四氟甲烷(CF.,)的比例，获得较快的刻蚀速率(2200-2600埃
/分钟)，确保氮化硅被充分刻蚀掉。该步主要参数三氟甲烷四氟甲烷二 1:(2-4); 氦气10-30sccm。
第三步底层氧化硅的刻蚀。该步刻蚀要同时兼顾倾斜的侧壁形貌和
氧化膜对硅的高选择比。同样调整三氟甲烷(CHF3)和四氟甲烷(CF4)的 比例来获得理想的结果(氧化膜对硅的高选择比为8:1-12:1)。该步主要 参数压力6-12帕；上/下电极功率800-1400瓦；三氟甲烷四氟甲烷二 (2-4):1; 氦气10—30sccm。
权利要求
1、一种双极集成电路器件中三层硬质掩膜的刻蚀方法，其特征在于，包括如下步骤第一步，顶层氧化硅的刻蚀通过调整三氟甲烷和四氟甲烷的比例，提高腔体内的聚合物，增加侧壁的保护，从而获得倾斜的顶端形貌；第二步，氮化硅的刻蚀调节三氟甲烷和四氟甲烷的比例，获得较快的刻蚀速率为2200-2600埃/分钟，确保氮化硅被充分刻蚀掉；第三步，底层氧化硅的刻蚀。
2、 如权利要求1所述的双极集成电路器件中三层硬质掩膜的刻蚀方 法，其特征在于，在第一步中追加过刻蚀，确保顶层氧化硅被充分打开。
3、 如权利要求1所述的双极集成电路器件中三层硬质掩膜的刻蚀方 法，其特征在于，第一步刻蚀的主要参数为压力为6-12帕；上/下电极功率为800-1400瓦；三氟甲烷为30-50sccm;四氟甲烷为10-25sccm;氦 气为10-30sccm。
4、 如权利要求1所述的双极集成电路器件中三层硬质掩膜的刻蚀方 法，其特征在于，第二步刻蚀的主要参数为三氟甲烷四氟甲垸二 1: (2-4);氦气为10-30sccm。
5、 如权利要求1所述的双极集成电路器件中三层硬质掩膜的刻蚀方 法，其特征在于，第三步中通过调整三氟甲烷和四氟甲烷的比例来获得氧 化膜对硅的高选择比为8:1-12:1。
6、 如权利要求1所述的双极集成电路器件中三层硬质掩膜的刻蚀方 法，其特征在于，第三步刻蚀的主要参数为压力为6-12帕；上/下电极功率为800-1400瓦；三氟甲烷四氟甲烷=(2-4) :1;氦气为10-30sccm。
全文摘要
本发明公开了一种双极集成电路器件中三层硬质掩膜的刻蚀方法，包括如下步骤第一步，顶层氧化硅的刻蚀通过调整三氟甲烷和四氟甲烷的比例，提高腔体内的聚合物，增加侧壁的保护，从而获得倾斜的顶端形貌；第二步，氮化硅的刻蚀调节三氟甲烷和四氟甲烷的比例，获得较快的刻蚀速率为2200-2600埃/分钟，确保氮化硅被充分刻蚀掉；第三步，底层氧化硅的刻蚀。采用本发明方法获得倾斜的掩膜顶端肩部帮助后续多晶硅淀积，防止由于高深宽比导致的淀积空隙产生，提高器件的可靠性。
文档编号H01L21/02GK101202230SQ20061011956
公开日2008年6月18日 申请日期2006年12月13日 优先权日2006年12月13日
发明者吕煜坤, 函 王 申请人:上海华虹Nec电子有限公司