专利名称：P型mos晶体管及其形成方法
技术领域：
本发明涉及一种半导体器件领域，特别涉及一种P型MOS晶体管及其形成 方法。
背景技术：
目前，由于集成电路的集成度越来越高，器件的尺寸越来越小，器件的 特征尺寸从0.13um向O.lOum以下的区域进行开发。所述器件的特征尺寸是 指MOS晶体管的栅长，因此MOS晶体管的栅长对器件的性能具有决定性影 响，在现有技术中，MOS晶体管的栅极的形成采用等离子体蚀刻半导体衬底 上的氧化层、多晶硅层、硅化物和氮化硅层形成，但是由于蚀刻不均匀，会 导致半导体衬底上不同区域的MOS晶体管的栅长度的不均匀，尤其是在半导 体衬底的边缘区域，其上的MOS晶体管的栅长与中心区域的相比会相差很 多。下面参照附图加以说明，图1中给出了制作于半导体衬底中心区域(即 第I区域)的P型MOS晶体管的栅极的SEM照片，图1中的白色线条为多 晶硅栅，图2给出制作于半导体衬底边缘区域(即第II区域)的P型MOS 晶体管的栅极的SEM照片，两副图的放大倍数相同，分别测量了相同单元的 相邻两个P型MOS晶体管的多晶硅栅的长度，均标识于图中，可以看出，制 作于第I区域的P型MOS晶体管的多晶硅栅长度分别为172nm和153nm,而 相对应的位于半导体衬底上第II区域的P型MOS晶体管的多晶硅栅长度分别 为155nm和115nm,两者分别相差17nm和28nm,第II区域多晶硅栅长度相 对于第I区域多晶硅栅长度收缩了高达18.3%。
栅长的变化对于P型MOS晶体管的阈值电压影响很大，图3给出了制作 于半导体衬底上的P型MOS晶体管的阈值电压的分布图，图3中数字表示制
备的P型MOS晶体管的阈值电压，单位为mV,可以看出，整个半导体衬底 被分为两个部分，边缘的灰色区域和中心的白色区域，图中灰色区域为由于 闳值电压过低失效的部分，中心白色区域为符合要求的部分，可以看出，整 个半导体衬底上的p型MOS晶体管的阈值电压值变化很大，灰色失效部分的 P型MOS晶体管的阈值电压比中心的降低了高达100mV，这么高的阈值电压 降低导致边缘区域的MOS晶体管的直流失效，对产品的良率造成的很大的威 胁，高达30°/。的良率影响来自于半导体衬底的边缘和中心部分的阈值电压不 均匀。
经过实验验证，P型MOS晶体管的阈值电压的不均匀主要由于蚀刻工艺 中，等离子体的不均匀导致，参照图3给出半导体衬底上等离子体分布示意 图，由图中可以看出，等离子体在半导体衬底第I区域内的分布还比较均匀， 而在半导体衬底的第II区域内的分布不均匀，蚀刻时候容易形成侧向蚀刻， 导致过度蚀刻MOS晶体管的栅极使得MOS晶体管的栅极长度降低，从而导 致阈值电压的降低。
阈值电压Vt是MOS晶体管的一个重要的电参数，也是在制造工艺中的 重要控制参数。vt的大小以及一致性对电路乃至集成系统的性能具有决定性 的影响。才艮才居Donald A. Neamen等人的《Semiconductor Physics and Devic es》著作，MOS晶体管的阈值电压的修正公式与栅极长度等因素有关系，随 着栅极长度的减小，阈值电压降低。在现有技术中，由于形成的P型MOS晶 体管的栅极长度减小，导致P型MOS晶体管的阈值电压下降。
发明内容
本发明解决的问题是由于等离子体在半导体村底上尤其是半导体衬底的 边缘区域即第II区域蚀刻不均匀，造成蚀刻形成MOS晶体管的栅长度降低， 从而导致在半导体衬底边缘区域形成的MOS晶体管比半导体衬底中心区域的阈值电压降低，导致成品率下降。
为解决上述问题，本发明提供一种P型MOS晶体管的阈值电压调节方法， 包括提供半导体衬底，在半导体衬底上形成P型MOS晶体管，所述形成P型 MOS晶体管步骤包括形成P型MOS晶体管的栅极结构、进行第一 N型离子 注入形成源、漏延伸区以及进行P型离子注入形成P型MOS晶体管的源、漏 极，还包括在源、漏延伸区中进行第二N型离子注入步骤，所述第二N型离 子注入剂量根据P型MOS晶体管的阈值电压确定，所述第二 N型离子注入 的能量范围是100至160KeV。
所述第一N型离子及第二N型离子均为As离子。
所述第二N型离子注入的剂量范围为0.7E12至1.3E12cm-2。
第一N型离子注入的能量范围为100至160KeV,第一N型离子注入的 剂量范围为1.5E13至2.5E13cm.2。
本发明还提供一种P型MOS晶体管的形成方法，包括提供半导体衬底， 所述半导体衬底包括第I区域和与第I区域同心的第II区域，所述第II区域 包围第I区域，所述第II区域占整个半导体衬底面积的15%至25%;在半导 体衬底上形成P型MOS晶体管，所述形成P型MOS晶体管步骤包括形成P 型MOS晶体管的栅极结构、进行第一N型离子注入形成源、漏延伸区以及进 行P型离子注入形成P型MOS晶体管的源、漏极，还包括在第II区域的源、 漏延伸区进行第二 N型离子注入步骤，所述第二 N型离子注入剂量根据P型 MOS晶体管的阈值电压确定，所述第二 N型离子注入的能量范围是100至 160KeV。
所述第一N型离子及第二N型离子均为As离子。
第二N型离子注入的剂量范围为0.7E12至L3E12cm-2。
第一N型离子注入的能量范围为100至160KeV，第一N型离子注入的
剂量范围为1.5E13至2.5E13cm-2。
本发明还提供一种P型MOS晶体管，包括半导体衬底，所述半导体衬底 包括第I区域和与笫I区域同心的第[I区域，所述第n区域包围第I区域，所 述第II区域占整个半导体衬底面积的15%至25%;在半导体衬底上形成有P 型MOS晶体管，所述P型MOS晶体管包括P型MOS晶体管的栅极结构、 第一 N型离子注入形成的源、漏延伸区以及P型离子注入形成的P型MOS 晶体管的源、漏极，还包括在第II区域的源、漏延伸区的第二N型离子注入 区，所述第二N型离子注入剂量根据P型MOS晶体管的阈值电压确定。
所述第一N型离子注入区及第二N型离子注入区注入的离子均为As离子。
所述第二N型离子注入的剂量范围为1.5E13至2.5E13cnf2。
第一N型离子注入区注入的能量范围为100至160KeV，第一N型离子 注入的剂量范围为1.5E13至2.5E13cm-2。
与现有技术相比，本发明具有以下优点本发明通过在半导体衬底中P 型MOS晶体管的源、漏延伸区进行第二N型离子注入，增大了半导体衬底表 面的掺杂浓度，从而达到调节P型MOS晶体管阚值电压的目的；
本发明通过在半导体衬底上第II区域即半导体衬底边缘区域的源、漏延 伸区进行第二N型离子注入，抑制了由于等离子蚀刻造成的半导体衬底第II 区域的P型MOS晶体管的栅长度减小所导致的阈值电压降低问题。
图1是现有技术在半导体衬底的第I区域形成的P型MOS晶体管的栅极 的SEM照片。
图2是现有技术在半导体衬底第II区域形成P型MOS晶体管的栅极的
SEM照片。
图3是现有技术半导体衬底上形成的P型MOS晶体管阈值电压分布图。 图4是现有技术进行等离子体蚀刻时候等离子体分布示意图。 图5A至5B是本发明P型MOS晶体管的阈值电压调节结构示意图。 图6A至6M是本发明形成P型MOS晶体管的结构示意图。 图7A是本发明形成的P型MOS晶体管的阈值电压统计图。 图7B是现有技术形成的P型MOS晶体管的阈值电压统计图。 图8是本发明形成的P型MOS晶体管的阈值电压分布图。
具体实施例方式
本发明的实质是通过在半导体衬底上进行第二 N型离子注入改变半导体 衬底的源、漏延伸区的掺杂浓度，从而达到调节P型MOS晶体管的阈值电压 的目的，所述第二 N型离子注入可以在形成P型MOS晶体管之前、或者形 成P型MOS晶体管之后、或者形成P型MOS晶体管工艺过程中的源、漏注 入之后进行，本发明的实施例在形成P型MOS晶体管的源、漏极之后进行第 二N型离子注入，在此不应过多限制本发明的保护范围；所述第二N型离子 注入位置在P型MOS晶体管的源、漏延伸区进行注入；所述进行第二 N型 离子注入的剂量4艮据目标阈值电压确定，本发明中使用0.7E12至1.3E12cm-2 范围，在此不应过多限制本发明的保护范围；所述第二N型离子注入的能量 范围是100至160KeV。
本发明首先提供了一种P型MOS晶体管阈值电压调整方法，包括提供半 导体衬底，在半导体衬底上形成P型MOS晶体管，所述形成P型MOS晶体 管步骤包括形成P型MOS晶体管的栅极结构、进行第一 N型离子注入形成 源、漏延伸区以及进行P型离子注入形成P型MOS晶体管的源、漏极，还包
括在源、漏延伸区进行第二N型离子注入步骤，所述第二N型离于注入剂量 才艮据P型MOS晶体管的阈值电压确定，所述第二 N型离子注入的能量范围 是100至160KeV。
参照图5A，提供半导体衬底51，在半导体衬底51上形成P型MOS晶 体管，所述形成P型MOS晶体管步骤包括形成P型M()S晶体管的栅极结构 52、进行第一 N型离子注入形成源、漏延伸区55以及进行P型离子注入形成 P型MOS晶体管的源极53、漏极54。所述P型MOS晶体管的栅极结构52 从下至上依次包括氧化层、多晶硅层、硅化物层和氮化硅层，所述氧化层作 为P型MOS晶体管的栅介质层，多晶硅层作为P型M()S晶体管的栅极，硅 化物层是为了降低接触电阻值，氮化硅层是为了防止P型MOS晶体管的栅极 受到氧化。
所述第一N型离子注入为注入第V主族元素的离子，比较优化的离子为 砷离子，所述第一N型离子注入的能量范围为100至160KeV，第一N型离 子注入的剂量范围为1.5E13至2.5E13 cm-2。
参照图5B，向半导体衬底51中的源、漏延伸区55进行第二N型离子注 入56形成第二 N型离子注入区57，所述第二N型离子注入56为注入第V 主族元素的离子，比较优化的离子为砷离子，所述第二N型离子注入56的能 量范围为100至160keV,第二 N型离子注入56的剂量范围为0.7E12至 1.3E12cmf2。
作为本发明的一个实施方式，向半导体衬底51注入砷离子，注入砷离子 的能量为130keV,相对应注入衬底的深度范围为78nm。注入砷离子的剂量 为0.9E12cm-2。
本发明还提供了 一种P型MOS晶体管的形成方法，包括提供半导体衬底， 所述半导体衬底包括第I区域和与第I区域同心的第II区域，所述第II区域
包围第I区域，所述第II区域占整个半导体衬底面积的15%至25%;在半导 体衬底上形成P型MOS晶体管，所述形成P型MOS晶体管步骤包括形成P 型MOS晶体管的栅极结构、进行第一N型离子注入形成源、漏延伸区以及进 行P型离子注入形成P型MOS晶体管的源、漏极，还包括在第II区域的源、 漏延伸区进行第二 N型离子注入步骤，所述第二 N型离子注入剂量根据P型 MOS晶体管的阈值电压确定，所述第二 N型离子注入的能量范围是100至 160KeV。
参照图6A，提供半导体衬底11，所述半导体衬底11包括第I区域和与 第I区域同心的第II区域，所述第II区域包围第I区域，所述第II区域占整 个半导体衬底面积的15%至25%，第I区域可以为圆面如图6A所示，或者为 多边形面，如图6B所示，所述第II区域包围第I区域。图6C给出半导体衬 底的剖面图，第I区域和第II区域采用虚线隔开。
向所述半导体衬底11内进行注入离子形成N阱(未示出)，N阱可以采 用多步注入形成，向所述半导体衬底11内注入离子以调整栅极的阈值电压(未 示出)，形成N阱和离子注入以调整栅极的阈值电压为本领域技术人员公知技 术。
接着参照图6D所示，在半导体衬底11上形成氧化层12,所述氧化层12 为氧化硅，氧化层12的形成方法为本领域技术人员公知技术，作为本发明的 一个优化实施方式，氧化层12采用热氧化方法形成，所述氧化层12的厚度 范围为5.3至5.7 nm,所述氧化层12作为P型MOS晶体管的栅介质层。
参照图6E所示，在氧化层12上形成多晶硅层13,所述多晶硅层13作为 P型MOS晶体管的栅极，多晶硅层13的形成方法为本领域技术人员公知技 术，所述多晶硅层13的厚度范围为75至85nm。
参照图6F所示，在多晶硅层13上形成硅化物层14，所述硅化物层14形成目的为降低接触电阻值。比较优化的硅化物层14为硅化鴒，所述硅化物
层14的厚度范围为75至85nm。形成硅化物层14的技术为本领域技术人员 公知技术。
参照图6G所示，在硅化物层14上形成氮化硅层15，所述氮化硅层15 作为保护层，防止P型MOS晶体管的栅极受到氧化。氮化硅层15的形成方 法为本领域技术人员公知技术。
参照图6H所示，采用现有光刻技术，定义出栅极图形，然后进行栅极的 第一次蚀刻，以光刻胶为掩模，蚀刻氮化硅层15形成氮化硅层15a，蚀刻氮 化硅层15为本领域技术人员公知的现有技术，作为本发明的一个实施方式， 采用CF4、 CHF3等离子体蚀刻氮化硅层15,由于等离子体密度不均匀，尤其 在整个半导体衬底11的边缘区域即第II区域，由于等离子体不均匀，容易造 成側向蚀刻，导致位于第II区域内的栅极长度变小，根据MOS晶体管的原理， 导致MOS晶体管的阈值电压降低，然后去除光刻胶。
参照图6I所示，以氮化硅层15为掩模，继续蚀刻硅化物层14、多晶硅 层13和氧化层12，形成硅化物层14a、多晶硅层13a和氧化层12a,蚀刻之 后，暴露出栅极之外的半导体衬底。
参照图6J所示，向半导体衬底11进行第一N型离子注入16,第一N型 离子注入16的目的为防止P型MOS晶体管的源、漏之间的击穿。所述N型 离子为第V主族元素，比较优化的离子为砷离子，注入能量范围为100至 160KeV，相对应注入衬底的深度范围为70至86nm。第一 N型离子注入16 的剂量范围为1.5E13至2.5￡13(^-2,进行第一N型离子注入16之后形成源、 漏延伸区17。
作为本发明的一个实施方式，向半导体村底11注入砷离子，注入砷离子 的能量为140KeV，相对应注入衬底的深度范围为80nm。注入砷离子的剂量为1.0E12cm.2。
参照图6K，进行源、漏注入，工艺为向半导体衬底11内注入P型离子 18，注入P型离子18的目的为形成P型MOS晶体管的源、漏极19,注入P 型离子18位置在N型MOS晶体管的栅极两侧位置，所述P型离子18为第 III主族元素，比较优化的实施方式为注入B离子，注入能量范围为15至 25KeV，注入P型离子18的剂量范围为2.5E15至3.5E15cm—2。
进行源、漏注入之后，对半导体衬底进行快速热氧化退火，以修补P型 离子注入所造成的晶格的破坏，并激活离子，形成源、漏极19。
参照图6L，采用光刻胶21保护住半导体衬底11上的第I区域，向半导 体衬底11的第II区域的源、漏延伸区17进行第二N型离子注入20形成第二 N型离子注入区21,所述第二N型离子注入20为注入第V主族元素离子， 比较优化的实施方式为注入砷离子，注入能量范围为IOO至160KeV，第二N 型离子注入20的剂量范围为0.7E12至L3E12cm-2。
作为本发明的一个实施方式，向半导体衬底11的第II区域注入砷离子， 注入砷离子的能量为150KeV,相对应注入衬底的深度范围为82nm,注入砷 离子的剂量范围为1.2E12cm—2。
参照图6M,去除半导体衬底11的第I区域内的光刻胶21，从而完成半 导体衬底11上的P型MOS晶体管的制作。
结合图6A至6M,以及上述的工艺描述，本发明给出一个在半导体衬底 上形成P型MOS晶体管的具体实施例，如下
提供半导体衬底11,所述半导体衬底11包括第I区域和与第I区域同心 的第II区域，所述第II区域包围第I区域，所述第II区域占整个半导体衬底 面积的15%至25%。
向所述半导体衬底11内注入离子形成的N阱(未示出)，N阱可以采用多步注入形成，向所述半导体衬底11注入离子以调整栅极的阈值电压(未示 出)。
接着在半导体衬底11上形成氧化层12，氧化层12采用热氧化方法形成， 所述氧化层12的厚度范围为5.5nm,所述氧化层12作为P型MOS晶体管的 栅介质层。
然后在氧化层12上形成多晶硅层13,所述多晶硅层13作为P型MOS 晶体管的栅极，多晶硅层13的厚度范围为80nm。
在多晶硅层13上形成硅化鴒层，所述硅化物层14的厚度范围为80nm。
在硅化物层14上形成氮化硅层15，所述氮化硅层15作为保护层，防止 P型MOS晶体管的栅极受到氧化。
采用现有光刻技术，定义出栅极图形，以光刻胶为掩模，蚀刻氮化硅层 15形成氮4匕石圭层15a，去除光刻月交。
以氮化硅层15a为掩模，继续蚀刻硅化物层14、多晶硅层13和氧化层 12，形成硅化物层14a、多晶硅层13a和氧化层12a，蚀刻之后，暴露出栅极 结构之外的半导体衬底。
然后，进行第一N型离子注入，向半导体衬底11中注入砷离子，注入能 量范围为120KeV,相对应注入衬底的深度范围为74nm。注入砷离子的剂量 为1.0E12cm-2，进行第一N型离子注入之后形成源、漏延伸区17。
接着进行源、漏注入，向半导体衬底11内注入B离子，注入能量为20KeV, 注入B离子的剂量为3愿5cm-2。
进行源、漏注入之后，对半导体衬底进行快速热氧化退火，以在半导体 衬底11中形成源、漏极19。
然后，进行第二 N型离子注入，采用光刻胶21保护住半导体村底11上
的第I区域，向半导体衬底11的第II区域的源、漏延伸区17注入砷离子， 注入能量为140KeV，注入砷离子的剂量为l.lE12cm-2。
最后去除半导体衬底11上第I区域内的光刻胶21，从而完成半导体衬底 11上的P型MOS晶体管的制作。
基于上述工艺实施以后，得到的P型MOS晶体管的最终结构如图5M所 示，包括半导体衬底11,所述半导体衬底11包括第I区域和第II区域，所 述第II区域包围第I区域，所述第II区域占整个半导体衬底面积的15%至25%; 在半导体衬底上形成有p型MOS晶体管，所述P型MOS晶体管包括P型 MOS晶体管的栅极结构、第一N型离子注入形成的源、漏延伸区17以及P 型离子注入形成的P型MOS晶体管的源、漏极19,还包括在第II区域的源、 漏延伸区17的第二N型离子注入区21，所述第二N型离子注入剂量根据P 型MOS晶体管的阈值电压确定，所述第二 N型离子注入的能量范围是100 至160KeV。
采用安捷伦(Agilient)公司的4072型的先进参数测试仪设备测试上述工 艺形成的P型MOS晶体管的阈值电压，结果如图7A所示，同时把现有技术 的结果也画在图7B中。如图7A所示，图中71结果表示位于半导体衬底中心 即第I区域的P型MOS晶体管的阈值电压结果，图中72表示位于半导体衬 底第II区域的P型MOS晶体管的阈值电压结果，73表示位于半导体衬底第 II区域的距离半导体衬底中心更为远的P型MOS晶体管的阈值电压结果。可 以看出，在半导体衬底中第II区域增加一道第二N型离子注入工艺之后，本 发明的位于半导体衬底第II区域的P型MOS晶体管的阈值电压平均值相对于 第I区域平均值的结果变化不大，如图7B所示，图中74结果表示位于半导 体衬底中心即第I区域的P型MOS晶体管的阈值电压结果，图中75表示位 于半导体衬底第II区域的P型MOS晶体管的阈值电压结果，76表示位于半 导体衬底第II区域的距离半导体衬底中心更为远的P型MOS晶体管的阈值电压结果，可以看出，位于第II区域的P型MOS晶体管的阈值电压平均值和位 于第I区域的P型MOS晶体管的阈值电压平均值相差近50mV,表明采用本 发明的技术改善了由于蚀刻工艺中造成的栅长不均匀而导致的阈值电压不一 致问题。
同时，采用安捷伦(Agilient)公司的4072型的先进参数测试仪设备测试 了上述工艺形成的P型MOS晶体管的阈值电压的分布图，结果如图8所示， 从图中可以看出，与现有技术的图3相比，P型MOS晶体管的平均良率提高 了约30至40%。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种P型MOS晶体管的阈值电压调节方法，包括提供半导体衬底，在半导体衬底上形成P型MOS晶体管，所述形成P型MOS晶体管步骤包括形成P型MOS晶体管的栅极结构、进行第一N型离子注入形成源、漏延伸区以及进行P型离子注入形成P型MOS晶体管的源、漏极，其特征在于，还包括在源、漏延伸区进行第二N型离子注入步骤，所述第二N型离子注入剂量根据P型MOS晶体管的阈值电压确定，所述第二N型离子注入的能量范围是100至160KeV。
2. 根据权利要求1所述的P型MOS晶体管的阈值电压调节方法，其特征在 于所述第一N型离子及第二N型离子均为As离子。
3. 根据权利要求2所述的调节P型MOS晶体管的阈值电压的方法，其特征 在于第二N型离子注入的剂量范围为0.7E12至1.3E12cm-2。
4. 根据权利要求2所述的调节P型MOS晶体管的阈值电压的方法，其特征 在于第一N型离子注入的能量范围为100至160KeV，第一N型离子注 入的剂量范围为1.5E13至2.5E13cirf2。
5. —种P型MOS晶体管的形成方法，包括提供半导体衬底，所迷半导体衬 底包括第I区域和与第I区域同心的第II区域，所述第II区域包围第I区 域，所述第II区域占整个半导体衬底面积的15%至25%;在半导体衬底上 形成P型MOS晶体管，所述形成P型MOS晶体管步骤包括形成P型MOS 晶体管的栅极结构、进行第一N型离子注入形成源、漏延伸区以及进行P 型离子注入形成P型MOS晶体管的源、漏极。其特征在于，还包括在第 II区域的源、漏延伸区进行第二N型离子注入步骤，所述第二N型离子注 入剂量根据P型MOS晶体管的阈值电压确定，所述第二N型离子注入的 能量范围是100至160KeV。
6. 根据权利要求5所述P型MOS晶体管的形成方法，其特征在于所述第 一N型离子及第二N型离子均为As离子。
7. 根据权利要求6所述的P型MOS晶体管的形成方法，其特征在于第二N 型离子注入的剂量范围为0.7E12至1.3E12cm—2。
8. 根据权利要求6所述的P型MOS晶体管的形成方法，其特征在于第一N 型离子注入的能量范围为100至160KeV，第一N型离子注入的剂量范围 为1.5E13至2.5E13cm-2。
9. 一种P型MOS晶体管，包括半导体衬底，所述半导体衬底包括第I区域和 与第I区域同心的第II区域，所述第II区域包围第I区域，所述第II区域 占整个半导体衬底面积的15%至25%;在半导体衬底上形成有P型MOS 晶体管，所述P型MOS晶体管包括P型MOS晶体管的4册^l结构、第一N 型离子注入形成的源、漏延伸区以及P型离子注入形成的P型MOS晶体 管的源、漏极，其特征在于，还包括在第II区域的源、漏延伸区的第二N 型离子注入区，所述第二N型离子区的注入剂量根据P型MOS晶体管的 阈值电压确定，所述第二N型离子注入的能量范围是100至160KeV。
10. 根据权利要求9所述的P型MOS晶体管，其特征在于所述第一 N型离 子注入区及第二N型离子注入区注入的离子均为As离子。
11. 根据权利要求10所述P型MOS晶体管，其特征在于所述第二N型离子 注入的剂量范围为0.7E12至1.3E12cm'2
12. 根据权利要求IO所述的P型MOS晶体管，其特征在于第一N型离子注 入区注入的能量范围为100至160keV,第一 N型离子注入的剂量范围为 1.5E13至2.5E13cm-2。
全文摘要
一种P型MOS晶体管的阈值电压调节方法，包括提供半导体衬底，在半导体衬底上形成P型MOS晶体管，还包括在P型MOS晶体管的源、漏延伸区进行第二N型离子注入步骤。本发明还提供了一种P型MOS晶体管及其形成方法，包括提供半导体衬底，所述半导体衬底包括第I区域和与第I区域同心的第Ⅱ区域，所述第Ⅱ区域占整个半导体衬底面积的15％至25％；在半导体衬底上形成P型MOS晶体管，还包括在半导体衬底上的第Ⅱ区域的源、漏延伸区进行第二N型离子注入步骤。本发明通过在半导体衬底上第Ⅱ区域进行第二N型离子注入，增大了半导体衬底第Ⅱ区域表面的掺杂浓度，从而达到抑制半导体衬底第Ⅱ区域的P型MOS晶体管的阈值电压的降低。
文档编号H01L21/336GK101197283SQ200610119060
公开日2008年6月11日 申请日期2006年12月4日 优先权日2006年12月4日
发明者仇圣棻, 鹏 孙, 庄晓辉 申请人:中芯国际集成电路制造(上海)有限公司