专利名称：系统在封装中的集成电路及其封装方法
技术领域：
本发明是有关于一种集成电路及其封装方法，且特别是有关于一种系 统在封装中的集成电路及其封装方法。
背景技术：
今日集成电路的演进，朝向在面积更小的电路中来执行更多的功能的趋势，在系统在晶片上(system on a chip, S0C )的设计中，必须要把类比 电路、记忆体、输入/输出单元，甚至是射频电路同时布局在一晶片上，将 大量提升电路复杂度及降低晶片的良率。在此SOC设计上，必须考虑的是类比电路部分在制程上不易做到元件 尺寸极小的制程(例如90纳米以下)，因此，在晶片的制程中必须迁就类 比电路部分的限制，再者，在同一制程中，制作类比电路的良率上也低于 制作数位电路的良率，由于科技的发展，在一晶片中，虽然制作类比电路 部分慢慢克服良率低的缺点，并逐渐把类比元件尺寸做到更小，但却远远 追不上数位电路部分可把元件尺寸做到极小的进展。因此，必须要有一种 方法，来解决类比电路部分及数位电路部分的制程元件尺寸差异问题，并 且，在S0C中，在变更设计时需要将整个晶片设计重新下线，并重新制作每 一层光罩，在改良电路或研发新电路时，需要花费非常多的时间及成本。习知为了解决固定上述问题，使用现场可程式闸阵列(field programmable gate array, FPGA )来处理数位电路部分，并以固定元件(例 如类比电路、记忆体等)来组合此FPGA区来封装成一系统，但却会花费较 多的成本及占据较大面积。发明内容本发明的目的就是在提供一种系统在封装中的集成电路，可节省光罩 数目、降低非重复性工程设计(Non-recurring engineering, NRE)成本、 提升良率、减少生产时间及增加电路设计弹性。本发明再一目的是提供一种系统在封装中的集成电路的封装方法，可 提升良率、节省光罩数目及降低NRE成本、减少生产时间及增加电路设计 弹性。本发明提出一种系统在封装中的集成电路，包括一个或多个第一区块 晶粒及一个或多个第二区块晶粒(dice),而第一区块晶粒使用第一制程制
造；第二区块晶粒使用第二制程制造，其中该第一制程及该第二制程至少其 中之一包括金属可程式化胞阵列(metal programmable cell array)技术 的运用，第一区块晶粒电性连接至第二区块晶粒，使第一区块晶粒及第二 区块品粒封装为一系统。依照本发明的较佳实施例所述，上述的系统在封装中的集成电路，其中 第一区块晶粒中的制程元件尺寸小于第二区块晶粒中的制程元件尺寸。本发明再提出一种系统在封装中的集成电路的封装方法，包括以下步 骤首先，设置一个或多个使用第一制程的第一区块晶粒的第一区块晶粒，并 设置一个或多个使用一第二制程的第二区块晶粒，其中该第一制程及该第 二制程至少其中之一包括金属可程式化胞阵列技术的运用；接后，电性连 接第一区块晶粒与第二区块晶粒；随后，再封装第一区块晶粒及第二区块 晶粒为一系统。依照本发明的较佳实施例所述的系统在封装中的集成电路的封装方法 中，第一区块晶粒的制程元件尺寸小于第二区块晶粒的制程元件尺寸。本发明因采用使第一制程的晶粒及第二制程晶粒装成一系统的结构，可 节省光罩数目，降低成本及提升良率、并可减少生产时间及增加电路设计弹性。为让本发明的上述和其他目的、特征及优点能更明显易懂，下文特举 较佳实施例，并配合所附图式，作详细说明如下。
图1为本发明一实施例的系统在封装中(SIP)的集成电路IOO的电路方块图。图2为本发明另一实施例的系统在封装中(SIP)的集成电路200的电 路连接图。图3为本发明又一实施例的系统在封装中(SIP)的集成电路300的电 路方块图。图4为本发明实施例系统在封装中(SIP)的集成电路的封装方法的流 程图。100、200、 300:集成电路110、120、 210、 220、 310、 320、 330、 340:晶粒211:输入/输出单元213:记忆体215:金属可程式化胞阵列区221:类比单元S術、S403、 S405:步骤
具体实施方式
本发明提出一种用以系统在封装中(system in package, SIP)的集 成电路及其封装方法。在本发明的集成电路包括以数位为主的部分及以类 比为主的部分，使数位为主的部分采用元件尺寸较小的制程并加以包括金 属可程式化胞阵列(metal programmable cell array，MPCA)技术的运用，类比 为主的部分则采用元件尺寸较大的一般制程来实施。因此，数位为主的部 分的元件尺寸可达到例如90纳米以下的先进制程，而类比为主的部分的元 件尺寸可维持在例如180纳米以上的旧式制程。再者，在数位为主的部分 若采用MPCA规划，若需变更设计，只需改变位于集成电路上面中数层的布 局，而无须改变集成电路其他数十层的布局，因此可大量减少光罩成本。图1为本发明一实施例的系统在封装中(SIP)的集成电路IOO的电路 方块图。集成电路IOO包括第一区块晶粒110及第二区块晶粒120。第一区 块晶粒IIO使用第一制程例如使用90纳米的制程并包括MPCA技术的运用。 第二区块晶粒120使用第二制程例如元件尺寸为180纳米的制程来制造，其 中第一区块晶粒110电性连接第二区块晶粒120，第一区块晶粒110及第二 区块晶粒120封装为一系统在封装中的集成电路100。熟习此技艺者的人士 当知，本发明不限于采90纳米制程组合180纳米制程来实施，可视其需求 采65纳米制程组合130纳米制程，或其他制程组合来实施。图2为本发明另一实施例的系统在封装中(SIP)的集成电路200的电 路连接图。第一区块晶粒210包括输入/输出单元211、记忆体213、金属 可程式化胞阵列区215,第二区块晶粒220包括类比单元221,类比单元221 电性连接至输入/输出单元211、记忆体单元213、金属可程式化胞阵列区 215,第一区块210主要处理数位为主的功能，并可^L其需求再增加例如数 位锁相回路等功能，第二区块220用以处理类比为主的功能。第一区块晶 粒210中的元件尺寸为90纳米，第二区块晶粒220中的元件尺寸为180纳 米，因此第一区块晶粒210的元件尺寸小于第二区块晶粒220的元件尺寸。而第 二区块晶粒为了增添设计弹性，可包括现场可程式闸阵列(field programmable gate array )。本发明实施例的具有金属可程式化胞阵列区 215的第一区块，可在最短时间内使用降低非重复性工程设计 (Non-recurring engineering, NRE)成本，来对现有电路执行重新设计或 变更设计。此外，熟知此技艺的人士当知，本发明不限于采用MPCA区配合 输入/输出单元及记忆体以执行数位为主的功能，可采用MPCA区搭配其他 单元或整个区块皆以MPCA来设计。图3为本发明又一实施例的系统在封装中(SIP)的集成电路30G的电 路方块图。图3的集成电路300与图2的集成电路200的不同点在于所含
晶粒数目不同，图3的系统在封装中的集成电路300包括第一区块晶粒310、 320及第二区块晶粒330、 340。各包括一数位单元(图未示出)，第一区块 晶粒310、 320用以处理数位为主的功能，第二区块晶粒330、 340包括一 类比单元(图未示出)，用以处理类比为主的功能。第一区块晶粒310、 320 电性连接第二区块晶粒330、 340以组合数位功能及类比功能，第一区块晶 粒310、 320及第二区块晶粒330、 340封装为一系统在封装中的集成电路 300。第一区块晶粒310、 320可采用MPCA的技术来增加设计弹性。第二区 块晶粒330、 340可采用FPGA来增加设计弹性。第一区块晶粒310、 320中 的元件尺寸(例如90纳米)小于第二区块晶粒330、 340中的元件尺寸(例 如180纳米)。熟知技艺者当的本发明实施例的第一区块晶粒不限于一个或两个，可 为多个第一区块晶粒联合处理数位为主的功能。本发明实施例的第二区块 亦不限于一个或两个，可为多个联合处理类比为主的功能。第一区块晶粒 及第二区块晶粒以处理数位功能为主，但不限于全数位式晶粒及全类比式 晶粒，可视其需要在第一区块晶粒里设置小部分类比单元或数位类比转换 器，在第二区块晶粒设置小部分数位单元或数位类比转换器。图4为本发明实施例的系统在封装中(SIP)的集成电路的封装方法的 流程图。 一种在封装中的集成电路的封装方法，包括以下步骤首先，在步 骤S401中，设置一个或多个使用第一制程制造的第一区块晶粒，此一个或 多个第一区块晶粒用以处理数位功能为主的部分；并设置一个或多个使用 第二制程的第二区块晶粒，该第一制程及该第二制程至少其中之一包括金 属可程式化胞阵列技术的运用，此一个或多个第二区块晶粒用以处理类比 功能为主的部分；第一制程可包括MPCA技术的运用，而第二制程可包括FPGA 以增加设计的弹性；接后，在步骤S403中，电性连接第一区块晶粒与第二 区块晶粒以组合数位功能及类比功能；随后，在步骤S405中，封装第一区 块晶粒及第二区块晶粒为一系统。在本实施例中，第一区块晶粒包括数位 单元，第二区块晶粒包括类比单元，其中第一区块晶粒的元件尺寸(例如 90纳米)小于第二区块晶粒的元件尺寸(例如180纳米)。本发明的系统在封装中的集成电路及其封装方法，由于将集成电路分 为两部分，数位为主的部分以第一制程例如使用MPCA的第一制程的第一区 块晶粒实施，类比为主的部分则以元件尺寸较大的制程的第二区块晶粒实 施。由此设计，数位部分可无须迁就类比部分的制程发展，可避免系统在 晶片上(system on a chip, SOC )必须把整个晶片统一制程的缺点，在类 比为主的部分，若强制采用为发展先进制程来配合类比为主的部分，会发 生良率降低的缺点，并且，在SOC中，改变设计需要重新将集成电路所有 数十层重新布局，而MPCA只需布局集成电路最上面的数层，可降低NRE成
本，因此大幅降低成本并节省生产以进入市场的时间。综上所述，在本发明的系统在封装中的集成电路及其封装方法，由于 具有第 一 区块晶粒与第二区块晶粒采用不同制程电性连接后再封装的结构，因此可节省光罩数目、降低NRE成本、提升良率、减少生产时间及增加 电路设计弹性。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润 饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种系统在封装中的集成电路，其特征在于其包括一个或多个第一区块晶粒，该等第一区块晶粒使用一第一制程制造；以及一个或多个第二区块晶粒，其中该等第二区块晶粒使用一第二制程制造，该第一制程及该第二制程至少其中之一包括金属可程式化胞阵列技术的运用，其中该等第一区块晶粒电性连接至该等第二区块晶粒，使该等第一区块晶粒及该等第二区块晶粒封装为一系统。
2. 根据权利要求第1的系统在封装中的集成电路，其特征在于其其中 该等第一区块晶粒中的制程元件尺寸小于该等第二区块晶粒中的制程元件 尺寸。
3. 根据权利要求第2的系统在封装中的集成电路，其特征在于其其中 该等第一区块晶粒的制程元件尺寸为90纳米，以及该等第二区块晶粒的制 程元件尺寸为180纳米。
4. 根据权利要求第1的系统在封装中的集成电路，其特征在于其其中 该等第一区块晶粒各自包括一数位单元。
5. 根据权利要求第1的系统在封装中的集成电路，其特征在于其其中 该等第二区块晶粒各自包括一类比单元。
6. 根据权利要求第1的系统在封装中的集成电路，其特征在于其其中 该第二区块晶粒包括现场可程式闸阵列。
7. —种系统在封装中的集成电路的封装方法，其特征在于其包括以下 步骤设置一个或多个使用一第一制程制造的第一区块晶粒，并设置一个或多个使用一第二制程制造的第二区块晶粒，且该第一制程及该第二制程至 少其中之一包括金属可程式化胞阵列技术的运用；电性连接该等第一区块晶粒与该等第二区块晶粒；以及 封装该等第 一 区块晶粒及该等第二区块晶粒为 一 系统。
8. 根据权利要求第7的系统在封装中的集成电路的封装方法，其特征 在于其其中该等第一区块晶粒的制程元件尺寸小于该等第二区块晶粒的制程元件尺寸。
9. 根据权利要求第8的系统在封装中的集成电路的封装方法，其特征 在于其其中该等第一区块晶粒的制程元件尺寸为90纳米，以及该等第二区 块晶粒的制程元件尺寸为180纳米。
10. 根据权利要求第7的系统在封装中的集成电路的封装方法，其特 征在于其其中该等第一区块晶粒各自包括一数位单元。
11. 根据权利要求第7的系统在封装中的集成电路的封装方法，其特 征在于其其中该等第二区块晶粒各自包括一类比单元。12. 根据权利要求第7的系统在封装中的集成电路的封装方法，其特征在于其其中该第二区块晶粒包括现场可程式闸阵列。
全文摘要
本发明揭示一种系统在封装中的集成电路及其封装方法。该系统在封装中的集成电路包括一个或多个第一区块晶粒及一个或多个第二区块晶粒，而第一区块晶粒使用第一制程制造及第二区块晶粒使用第二制程制造，且第一区块晶粒电性连接至第二区块晶粒，并第一区块晶粒及第二区块晶粒封装为一系统。
文档编号H01L21/98GK101118902SQ20061009958
公开日2008年2月6日 申请日期2006年8月1日 优先权日2006年8月1日
发明者王心石 申请人:智原科技股份有限公司