专利名称：栅电极叠层和栅电极叠层的使用的利记博彩app
技术领域：
本发明总体上涉及栅电极叠层和该栅电极叠层的使用。
背景技术：
常规DRAM器件中的栅电极叠层可以包括下列层(从衬底(底部)向上)-硅(普通衬底材料)-栅极氧化物-多晶硅(例如N+掺杂或P+掺杂)-W/WN/Ti或WSix-盖层和/或封装层。
在该栅电极叠层中，多晶硅层和W/WN/Ti(或其它材料，例如WSix)层包括栅极导体(GC)叠层。W/WN/Ti金属叠层中的薄Ti闪光层用于保证金属叠层和多晶硅层之间的良好的接触特性，因为在全部处理之后硅化钛形成在该界面处。
大体上在US6,716,734B2中描述了这种栅电极叠层。
由于在刻蚀金属叠层之后，必须在多晶硅层中执行过刻蚀(overetch)，因此GC叠层的刻蚀是有挑战性的。因为过刻蚀的终点只有通过固定时间才是根本可控的，所以这种过刻蚀难以控制。当在多晶硅层中执行过刻蚀时不产生终点信号。
用于W/WN/Ti叠层的等离子体干法刻蚀的典型刻蚀化学物质是Cl2、NF3、O2和HBr，它们是相当有侵蚀性的化学物质。而用于WSix刻蚀的刻蚀化学物质一般使用Cl2、O2和NF3。
发明内容
本发明的一个目的是设计易于制造的栅电极叠层。另一目的是栅电极叠层的使用。
在根据本发明的栅电极叠层内，多晶硅层和多晶Si1-xGex层形成GC叠层，这些层的相对位置，即哪一个在另一个之上，可以改变。多晶Si1-xGex层的引入具有以下作用，即可以在多晶硅层和多晶Si1-xGex的刻蚀之间实现终点检测。终点检测的物理机制与受激分子的光发射有关，其直接或间接地鉴定Ge。多晶Si1-xGex层(x＜0.8)具有与多晶硅类似的电特性和结构特性，并与全部处理相兼容。
多晶SiGe的特性和多晶SiGe作为栅极材料的使用可以参考Dongping Wu的博士论文‘Novel concepts for advanced CMOSMaterials，process and device architecture’(ISRN KTH/EKT/FR-2004/3-SE和ISSN 1650-8599)。
给出根据本发明的GC叠层，可以降低这些多晶层的总厚度。
而且，这改善了刻蚀工艺的均匀性。
根据以下提供的本发明和所附权利要求的详细描述并参考附图，本发明的其它目的和优点将变得明显。
本发明的另一目的是提供用于制造栅电极叠层的工艺。
图1～6示出本发明的第一实施例的制造过程中的工艺步骤；图7示意地示出根据本发明的GC叠层的第一实施例；图8示意地示出根据本发明的GC叠层的第二实施例；图9示意地示出根据本发明的GC叠层的第三实施例；图10示意地示出根据本发明的GC叠层的第四实施例。
具体实施例方式
在常规DRAM制作工艺中，已知在硅衬底上生长栅极氧化物之后，通常利用物理汽相淀积(PVD)淀积W/WN/Ti/多晶硅(或WSix/多晶硅)栅极导体叠层。接着在顶上淀积绝缘盖，其通常是氮化物。随后进行典型GC构造工艺通过光刻和氮化物刻蚀构造盖氮化物层。构造的盖氮化物层接着用作随后栅极叠层刻蚀的硬掩模。首先刻蚀金属叠层，接着在多晶硅中执行固定时间的过刻蚀。如果使用W/WN/Ti金属叠层，则淀积并构造封装内衬(encapsulation liner)，通常是氮化硅。如果使用WSix，则封装内衬不是必需的。最后，刻蚀剩余的多晶硅，并在下面的栅极氧化物上进行终点检测。
在下面的图1～6中，描述了制造本发明的第一实施例的工艺步骤。
图1示出基于衬底的不同层的截面图。
衬底1是例如用于制造DRAM存储芯片的硅晶片。或者，这也可以是用于制造逻辑处理器的硅芯片，尤其是当需要自对准的源极/漏极触点时。
该衬底被栅极氧化物薄层2覆盖。
在栅电极叠层10内，该第一实施例将具有双层多晶栅极导体3、4。因此，在该栅极氧化物层2上设置多晶硅层3。该多晶硅层3具有在3～100nm范围内的厚度，优选是30-50nm。在多晶硅层3上，设置具有在3～100nm范围内的厚度的多晶Si1-xGex层4，优选是30-50nm。
在Si1-xGex层4上，设置金属层W/WN/Ti(或WSix)5。Si1-xGex层4和金属层W/WN/Ti(或WSix)5被盖层21所覆盖，这里该盖层由氮化硅制成。
Ti闪光层的厚度优选在1～15nm范围内。W/WN层的厚度在10～100nm范围内，优选是30-50nm。大体上，对于普通范围内的层厚度不存在严格限制。
下一步(图2)描述了使用标准光刻方法构造光致抗蚀剂层50。光致抗蚀剂层50形成掩模以便干法刻蚀位于下面的盖层21(图3)。
其后，剥离抗蚀剂层50(图4)。
现在(图5)，刻蚀具有金属叠层5(W/WN/Ti)的金属叠层，并在多晶Si1-xGex层4中执行过刻蚀，并使用盖层20作为硬掩模。当多晶Si1-xGex层4的过刻蚀到达下面的多晶硅层3时，获得终点检测。由于多晶硅层3的刻蚀速率大大低于Si1-xGex层4的刻蚀速率，因此多晶硅层3可以用作腐蚀停(etch stop)。
图6示出在这种情况下由氮化硅制成的封装内衬层20。该内衬通过淀积氮化硅形成，其接着被各向异性刻蚀。封装内衬20的用途是防止W/WN/Ti叠层和以后将要制造的位线通路之间短路。在使用WSix的情况下，可以省略封装内衬20。
最后，使用盖层作为硬掩模执行多晶硅刻蚀(图7)。该刻蚀停止在栅极氧化物层2上。
给出该第一实施例，GC刻蚀工艺可以检测Si1-xGex层4和多晶硅层5之间的终点。由于Si1-xGex层4和多晶硅层3之间的高刻蚀选择性，因此获得了有效的腐蚀停。从而，能够得到改善的干法刻蚀工艺窗口，并能改善刻蚀均匀性和可控性。
图8、图9和图10中所描述的其它实施例具有与第一实施例大体相同的结构，因此应用上述终点检测。而且，获得这种结构的过程中的工艺遵循与结合图1～7所讨论的相同的原理。
图8具有倒置的多晶叠层，因此不能获得有效的腐蚀停，而在下面的两段中描述了该实施例的好处。
第二实施例(图8)与第一实施例的差别在于包括Si1-xGex层4和多晶硅层3的双层栅极导体叠层中的各层的次序被倒置。Si1-xGex层4位于栅极氧化物层2上，多晶硅层3位于Si1-xGex层4之上。
由于该实施例具有Si1-xGex层4/栅极氧化物层2界面，因此改善了p型多晶栅极耗尽。在Lu等人的文章“Improved Performance ofUltra-Thin HfO2CMOSFETs Using Poly-SiGe Gates”，IEEE 2002Symposium on VLSI Technology(2002年IEEE超大规模集成电路技术会议)中结合非常特殊的栅极电介质描述了这种作用。
第三实施例(图9)和第四实施例(图10)分别采用具有三层GC叠层和四层GC叠层的层叠。
第三实施例具有三层结构(从底部向上)-在栅极氧化物层2上的第一多晶硅层31-在该第一多晶硅层31上的Si1-xGex层4-在该Si1-xGex层4上的第二多晶硅层32。
各层厚度分别为3-100、3-100和3-100nm。
该实施例保持了实施例1的好处，尽管多晶叠层和金属叠层之间的界面是Ti/Si，而不是实施例1的情况下的Ti/Si1-xGex。这消除了由于复杂的Ti-Si1-xGex相互作用而引起的可能的风险。
图10中所描述的第四实施例具有四层GC叠层，并形成下面的层次-在栅极氧化物层2上的第一Si1-xGex层41-在该第一Si1-xGex层41上的第一多晶硅层31-在该第一多晶硅层31上的第二Si1-xGex层42-在该第二Si1-xGex层42上的第二多晶硅层32。
各层厚度分别为3-100、3-100、3-100和3-100nm。(也不存在严格限制)该实施例继承了实施例2和3的好处，同时能够实现修整多晶栅极长度的可能性。该修整可通过多晶Si1-xGex层41的各向同性刻蚀来实现，其对于多晶硅层31和下面的栅极氧化物层2是有选择性的。
总的说来，制造该实施例的工艺流程类似于前面描述的金属/多晶硅栅极叠层的情况。主要差别在于多晶硅中的金属叠层过刻蚀。将实施例1作为实例在金属叠层过刻蚀期间刻蚀多晶Si1-xGex层。当刻蚀掉多晶Si1-xGex层并开始刻蚀下面的多晶硅时，可以观察到终点信号。由于多晶硅的干法刻蚀速率通常比Si1-xGex层的干法刻蚀速率低得多，因此多晶硅层可用作腐蚀停。由于终点检测在多晶层中的金属过刻蚀期间的性能以及多晶Si1-xGex和多晶硅层之间的刻蚀速率差的原因，因此可获得栅电极在均匀性和可控性方面的改善。
本发明的实施例的一个应用是双功函数DRAM。
权利要求
1.在半导体器件中的衬底上的栅电极叠层，包括具有下述的栅极导体a)至少一个多晶硅层，和b)至少一个多晶Si1-xGex材料层。
2.根据权利要求1的、在栅极导体上具有至少一个金属栅极材料层的栅电极叠层。
3.根据权利要求1的栅电极叠层，包括具有下述的双层栅极导体叠层a)一个多晶硅层，和b)位于该多晶硅层上的一个多晶Si1-xGex层。
4.根据权利要求1的栅电极叠层，包括具有下述的双层栅极导体叠层a)一个多晶Si1-xGex层，和b)位于该多晶Si1-xGex层上的一个多晶硅层。
5.根据权利要求1的栅电极叠层，包括具有下述的三层栅极导体叠层a)一个多晶硅层，b)位于该多晶硅层上的一个多晶Si1-xGex层，c)位于该多晶Si1-xGex层上的一个多晶硅层。
6.根据权利要求1的栅电极叠层，包括具有下述的四层栅极导体叠层a)一个多晶Si1-xGex层，b)位于该多晶Si1-xGex层上的一个多晶硅层，b)位于该多晶硅层上的一个多晶Si1-xGex层，c)位于该多晶Si1-xGex层上的一个多晶硅层。
7.根据权利要求1的栅电极叠层，包括具有大于1nm，尤其是大于3nm的厚度的多晶硅层。
8.根据权利要求1的栅电极叠层，包括具有大于3nm的厚度的多晶Si1-xGex层。
9.根据权利要求1的栅电极叠层，其特征在于金属栅极材料是W/WN/Ti/和WSix的组中的一种。
10.根据权利要求1的栅电极叠层，其特征在于Si1-xGex的x小于0.8。
11.根据权利要求1的、具有硅衬底的栅电极叠层。
12.根据权利要求1的、具有至少局部覆盖栅极导体叠层的至少一个封装内衬的栅电极叠层。
13.根据权利要求1的、具有包括栅极氧化物层的衬底的栅极导体叠层。
14.根据权利要求1的栅极导体叠层在存储芯片，尤其是DRAM中的使用。
15.根据权利要求1的栅极导体叠层在半导体逻辑器件中的使用。
16.用于制造根据权利要求1的栅电极叠层的方法，包括a)淀积包括至少一个多晶硅层和至少一个多晶Si1-xGex材料层的叠层，b)然后，对该至少一个多晶硅层和至少一个多晶Si1-xGex材料层执行干法刻蚀，同时c)在位于下面的多晶硅或多晶Si1-xGex材料层中执行过刻蚀，并且该过刻蚀用作该工艺的终点检测。
全文摘要
本发明涉及半导体器件中的衬底上的栅电极叠层，其包括具有下述的栅极导体a)至少一个多晶硅层，和b)至少一个多晶Si
文档编号H01L29/78GK1845336SQ20061007434
公开日2006年10月11日 申请日期2006年4月7日 优先权日2005年4月7日
发明者U·埃格尔, M·戈德巴赫, 吴东平 申请人:英飞凌科技股份公司