专利名称：自旋注入场效应晶体管、磁随机存取存储器和可重构逻辑电路的利记博彩app
技术领域：
本发明涉及利用了磁致电阻效应的自旋注入FET(自旋注入场效应晶体管)、磁随机存取存储器和可重构逻辑电路。
背景技术：
最近，除了磁头和磁传感器以外，使用了磁性膜的磁致电阻效应元件还被用于诸如作为固态磁存储器的磁随机存取存储器(MRAM)和可重构逻辑电路等的高端技术器件。
自旋注入FET是把磁致电阻效应元件用于高端技术器件的一种方式。自旋注入FET的特征在于，即使栅电压不变也可以根据磁致电阻效应元件的磁化状态改变流过沟道的电流。而且在自旋注入FET中利用了由自旋极化电子引起的磁化反转。
例如，在磁随机存取存储器中自旋注入FET用作存储数据的存储单元，在可重构逻辑电路中自旋注入FET用作实现一个逻辑门的元件。
但是，在常规的自旋注入FET中，作为自由层的铁磁性体与半导体衬底直接接触，且用于磁化反转的自旋注入电流仍然大到约107A/cm2，这会导致诸如由写入时的温升引起的热扰动和由自旋注入电流导致的元件破坏等的问题。
发明内容
根据本发明的第一方面，提供一种自旋注入场效应晶体管，包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器(driver/sinker)，上述自旋注入电流流过上述沟道；以及控制流过上述沟道的辅助电流的取向的第2驱动器/汇流器。
根据本发明的第二方面，提供一种磁随机存取存储器，包括配置成矩阵形状的自旋注入场效应晶体管，每个自旋注入场效应晶体管包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体，与该磁化方向对应的数据存储在该第2铁磁性体上；位于上述第1和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器，其中，利用磁致电阻效应读出数据。
根据本发明的第三方面，提供一种可重构逻辑电路，包括串联连接的第1和第2晶体管，该第1晶体管包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1和第2铁磁性体之间的第1沟道；
在上述第1沟道上隔着第1栅绝缘层形成的第1栅电极；控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述第1沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器，其中，根据上述第1晶体管的磁化状态确定逻辑。
图1是展示作为本发明的实施方式的基础的自旋注入FET的图；图2是展示自旋注入电流的流动的图；图3是展示写入时的能带的图；图4是展示自旋注入电流的流动的图；图5是展示写入时的能带的图；图6是展示读出电流的流动的图；图7是展示自旋注入FET的热扰动的例子的图；图8是展示写入时的温度上升的图；图9是展示第1实施方式的自旋注入FET的图；图10是展示第1实施方式的自旋注入FET的图；图11是展示自旋注入电流和辅助电流的流动的图；图12是展示自旋注入电流和辅助电流的流动的图；图13是展示读出电流的流动的图；图14是展示第2实施方式的自旋注入FET的图；图15是展示第2实施方式的自旋注入FET的图；图16是展示作为第3实施方式的基础的自旋注入FET的图；图17是展示第3实施方式的自旋注入FET的图；图18是展示作为第4实施方式的基础的自旋注入FET的图；图19是展示第4实施方式的自旋注入FET的图；图20是展示第5实施方式的自旋注入FET的图；
图21是展示第5实施方式的自旋注入FET的图；图22是展示第5实施方式的自旋注入FET的图；图23是展示第5实施方式的自旋注入FET的图；图24是展示第6实施方式的自旋注入FET的图；图25是展示第6实施方式的自旋注入FET的图；图26是展示第6实施方式的自旋注入FET的图；图27是展示第6实施方式的自旋注入FET的图；图28是展示第7实施方式的自旋注入FET的图；图29是展示第7实施方式的自旋注入FET的图；图30是展示第7实施方式的自旋注入FET的图；图31是展示第7实施方式的自旋注入FET的图；图32是展示第8实施方式的自旋注入FET的图；图33是展示第8实施方式的自旋注入FET的图；图34是展示第8实施方式的自旋注入FET的图；图35是展示第8实施方式的自旋注入FET的图；图36是展示第9实施方式的自旋注入FET的图；图37是展示第9实施方式的自旋注入FET的图；图38是展示第10实施方式的自旋注入FET的图；图39是展示第10实施方式的自旋注入FET的图；图40是展示第11实施方式的自旋注入FET的图；图41是展示第11实施方式的自旋注入FET的图；图42是展示第11实施方式的自旋注入FET的图；图43是展示第11实施方式的自旋注入FET的图；图44是展示第11实施方式的自旋注入FET的图；图45是展示第11实施方式的自旋注入FET的图；图46是展示第11实施方式的自旋注入FET的图；图47是展示第11实施方式的自旋注入FET的图；图48是展示第12实施方式的自旋注入FET的图；图49是展示第12实施方式的自旋注入FET的图；
图50是展示第12实施方式的自旋注入FET的图；图51是展示第12实施方式的自旋注入FET的图；图52是展示第12实施方式的自旋注入FET的图；图53是展示第12实施方式的自旋注入FET的图；图54是展示第12实施方式的自旋注入FET的图；图55是展示第12实施方式的自旋注入FET的图；图56是展示磁化反转过程的图；图57是展示自旋注入电流和辅助电流的波形的图；图58是展示制造方法的第1例的图；图59是展示制造方法的第1例的图；图60是展示制造方法的第1例的图；图61是展示制造方法的第2例的图；图62是展示制造方法的第2例的图；图63是展示由制造方法的第2例得到的试样的特性的图；图64是展示制造方法的第3例的图；图65是展示制造方法的第3例的图；图66是展示由制造方法的第3例得到的试样的特性的图；图67是展示可重构逻辑电路的第1例的图；图68是展示可重构逻辑电路的第1例的图；图69是展示可重构逻辑电路的第1例的图；图70是展示浮置栅电压Vfg与输出信号Vout的关系的图；图71是展示驱动器/汇流器的例子的图；图72是展示器件的结构的例子的图；图73是展示可重构逻辑电路的第2例的图；图74是展示可重构逻辑电路的第2例的图；图75是展示可重构逻辑电路的第2例的图；图76是展示浮置栅电压Vfg与输出信号Vout的关系的图；图77是展示驱动器/汇流器的例子的图；图78是展示器件的结构的例子的图；
图79是展示磁随机存取存储器的第1例的图；图80是展示磁随机存取存储器的第1例的图；图81是展示磁随机存取存储器的第2例的图；图82是展示磁随机存取存储器的第2例的图；图83是展示磁随机存取存储器的第3例的图；图84是展示磁随机存取存储器的第3例的图；图85是展示写入时的信号波形的图；图86是展示生成Wi的解码器的例子的图；图87是展示生成Aj、bAj的解码器的例子的图；图88是展示生成Bj、bBj的解码器的例子的图；图89是展示生成Cj、bCj的解码器的例子的图；图90是展示生成Dj、bDj的解码器的例子的图；图91是展示生成Ci、bCi的解码器的例子的图；图92是展示生成Di、bDi的解码器的例子的图；图93是展示生成W的逻辑电路的例子的图；图94是展示生成C的逻辑电路的例子的图；图95是展示生成D的逻辑电路的例子的图；图96是展示生成A的逻辑电路的例子的图；图97是展示生成B的逻辑电路的例子的图；图98是展示延迟电路的例子的图；图99是展示延迟电路的例子的图；图100是展示写入时的信号波形的图；图101是展示延迟电路的例子的图；图102是展示延迟电路的例子的图；图103是展示根据本发明的实施方式的自旋注入FET的特性的图；图104是展示根据本发明的实施方式的自旋注入FET的特性的图；图105是展示根据本发明的实施方式的自旋注入FET的特性的图；图106是展示根据本发明的实施方式的自旋注入FET的特性的图。
具体实施例方式
下面，参照附图详细说明根据本发明的一个方面的自旋注入FET(场效应晶体管)。
1.基本结构首先说明根据本发明的实施方式的自旋注入FET的基本结构。
对于自旋注入FET，已经提出过一些结构。例如，已公知用铁磁性体形成两个源/漏电极的自旋注入FET。
在该例中，构成源/漏电极中的一个的铁磁性体成为磁化方向被固定的被钉扎层，而构成源/漏电极中的另一个的铁磁性体成为磁化方向变化的自由层。但是，自由层中的磁化反转中使用的自旋注入电流路径没有被限定。
下面说明包含自旋注入电流路径的自旋注入FET的基本结构。
(1)整体图1展示了根据本发明的实施方式的自旋注入FET的基本结构。
该自旋注入FET包括铁磁性体12a和12b、隧道势垒层11a和11b、栅电极15和反铁磁性体(被钉扎层)13。铁磁性体12a和12b作为埋入半导体衬底10中的凹部内的源/漏电极。隧道势垒层11a和11b分别位于半导体衬底10与铁磁性体12a和12b之间。栅电极15隔着栅绝缘层14配置在铁磁性体12a和12b之间的沟道上。反铁磁性体(被钉扎层)13位于铁磁性体12a上。
铁磁性体12a和12b具有与纸面垂直的易磁化轴方向。
铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。在反铁磁性体13上配置电极16a。电极16a通过N沟道MIS晶体管NF与检测放大器S/A连接，该N沟道MIS晶体管NF作为用来选择第j列的列选择开关。
电极16a还与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。
铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。在铁磁性体12b上配置电极16b。电极16b与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。
电极16b还通过N沟道MIS晶体管NE与接地点Vss连接。
在读出/写入时，向栅电极15施加用来选择第i行的控制信号Ri/Wi。
根据本发明的实施方式的自旋注入FET的第一个特征在于，分别在半导体衬底10与铁磁性体12a和12b之间形成隧道势垒层11a和11b。
如果是在半导体衬底10与铁磁性体12a和12b之间没有隧道势垒层11a和11b而是形成肖特基垫垒层来代替隧道势垒层的自旋注入FET，则需要使用本征半导体来作为半导体衬底10。
在根据本发明的实施方式的自旋注入FET中，由于分别在半导体衬底10与铁磁性体12a和12b之间形成隧道势垒层11a和11b，所以半导体衬底10不限于是本征半导体。
但是，在根据本发明的实施方式中，可以省略隧道势垒层11a和11b中的一个或两个。
本发明的第二个特征在于，使铁磁性体12b的磁化状态反转的自旋注入电流流过自旋注入FET的沟道。
在这种情况下，在写入时自旋注入电流流过自旋注入FET，而在读出时读出电流流过自旋注入FET。自旋注入电流和读出电流都设定在不大于1mA的值，且自旋注入电流的值大于读出电流的值。
因此，在根据本发明的实施方式的自旋注入FET中，控制栅绝缘层14的厚度和向栅电极15施加的控制信号Wi/Ri的值，以与自旋注入电流和读出电流都对应。
(2)材料、尺寸等下面说明图1的自旋注入FET中使用的材料的例子。
自旋注入FET，在半导体衬底10与铁磁性体12a和12b之间分别具有隧道势垒层11a和11b。因此，半导体衬底10可以从诸如Si和Ge等的本征半导体，诸如GaAs和ZnSe等的化合物半导体，以及在本征半导体或化合物半导体中掺杂杂质得到的高导电性半导体中选择。
对于铁磁性体12a和12b的材料没有限制。例如，铁磁性体12a和12b可以用以下材料形成(i)、NiFe合金、CoFe合金、CoFeNi合金，(ii)、(Co，Fe，Ni)-(Si，B)合金、(Co，Fe，Ni)-(Si，B)-(P，Al，Mo，Nb，Mn)合金，(iii)、诸如Co-(Zr，Hf，Nb，Ta，Ti)等的非晶态材料，(iv)、诸如Co2(CrxFe1-x)Al、Co2MnAl、Co2MnSi等的郝斯勒(Heusler)合金(半金属)，以及(v)、诸如SiMn、GeMn等的稀薄磁性半导体。
铁磁性体(被钉扎层)12a可以由单层形成，也可以由多层形成。铁磁性体12a的厚度设在0.1～100nm的范围内。为了不把铁磁性体12a变成超顺磁性体，优选地，铁磁性体12a的厚度不低于0.4nm。
通过感应磁各向异性或形状磁各向异性使铁磁性体12a在一个方向上具有磁各向异性。在图1的实施方式中，铁磁性体12a在与纸面垂直的方向上具有磁各向异性。
反铁磁性体(钉扎层)13固定铁磁性体12a的磁化方向。在图1的实施方式中，铁磁性体12a的磁化方向被固定在从纸面的背面侧朝向表面侧的方向上。诸如FeMn、PtMn、PtCrMn、NiMn、IrMn、NiO、Fe2O3等的材料可用作反铁磁性体13。铁磁性体(被钉扎层)12a可以由单层形成，也可以由多层形成。
铁磁性体(自由层)12b可以由单层形成，也可以由多层形成。铁磁性体12b的厚度等于或基本上等于铁磁性体12a的厚度，设在0.1～100nm的范围内。为了不把铁磁性体12b变成超顺磁性体，优选地，铁磁性体12b的厚度不低于0.4nm。
铁磁性体12b可以形成为软磁性层/铁磁性层的双层结构，或者铁磁性层/软磁性层/铁磁性层的三层结构。
铁磁性体12b也是通过感应磁各向异性或形状磁各向异性在一个方向上具有磁各向异性。在图1的实施方式中，铁磁性体12b在与纸面垂直的方向上具有磁各向异性。
铁磁性体12b的磁化方向可以被自旋注入电流改变。在图1的实施方式中，写入后的铁磁性体12b的磁化方向设在从纸面的背面朝向表面的方向或从纸面的表面朝向背面的方向上。
在写入后的铁磁性体12b的磁化方向设在从纸面的背面朝向表面的方向时，铁磁性体12b的磁化方向与铁磁性体12a的磁化方向相似，这种状态就是所谓的平行状态。
另外，在写入后的铁磁性体12b的磁化方向设在从纸面的表面朝向背面的方向时，铁磁性体12b的磁化方向与铁磁性体12a的磁化方向相反，这种状态就是所谓的反平行状态。
可以向铁磁性体12a和12b加入非磁性元素诸如Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Ru、Re、Os、Nb和B等。这些非磁性元素调整铁磁性体12a和12b的各种物理性能如磁性能、结晶性、机械性能和化学性能等。
隧道势垒层11a和11b由例如，诸如Si、Ge、Al、Ga、Mg、Ti和Ta等的元素的氧化物或氮化物形成。栅绝缘层14由绝缘材料诸如SiO2和SiN等形成。
栅电极14和电极16a、16b由含有杂质的导电性多晶硅或诸如Al和Cu等的金属材料构成。
(3)动作下面说明图1的自旋注入FET的动作。
(i)写入在写入时，控制信号Ei和Fj被设为“L”(低)，N沟道MIS晶体管NE和NF截止(off)。
首先，为了把铁磁性体12a和12b的磁化状态设成平行，如图2所示，把控制信号Aj和bBj成为“H”(高)，把控制信号bAj和Bj成为“L”。在半导体衬底10是P型半导体时，把控制信号Wi设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Wi设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，P沟道MIS晶体管PA和N沟道MIS晶体管NA接通(on)，自旋注入电流Is从铁磁性体12b朝着铁磁性体12a流经自旋注入FET。
方向与铁磁性体12a的磁化方向相同的自旋极化电子通过自旋注入FET的沟道进入铁磁性体12b，自旋极化电子对铁磁性体12b施加自旋扭矩。
结果，铁磁性体12b的磁化方向成为与铁磁性体12a的磁化方向相同的方向(平行)。
然后，为了把铁磁性体12a和12b的磁化状态设成反平行，如图4所示，把控制信号Bj和bAj成为“H”，把控制信号bBj和Aj成为“L”。在半导体衬底10是P型半导体时，把控制信号Wi设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Wi设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，P沟道MIS晶体管PB和N沟道MIS晶体管NB接通，自旋注入电流Is从铁磁性体12a朝着铁磁性体12b流经自旋注入FET。
方向与铁磁性体12a的磁化方向相反的自旋极化电子在铁磁性体12a处被反射，进入铁磁性体12b，自旋极化电子对铁磁性体12b施加自旋扭矩。
结果，铁磁性体12b的磁化方向成为与铁磁性体12a的磁化方向相反的方向(反平行)。
(ii)读出在读出时，如图6所示，把控制信号bAj和bBj成为“H”，把控制信号Aj和Bj成为“L”。P沟道MIS晶体管PA、PB和N沟道MIS晶体管NA、NB截止。
控制信号Ei和Fj被设为“H”，N沟道MIS晶体管NE和NF接通。
而且，在半导体衬底10是P型半导体时，把控制信号Ri设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Ri设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，读出电流I读出(Iread)从检测放大器S/A经过自旋注入FET向接地点Vss流动。
在此，当构成自旋注入FET的铁磁性体12a和12b呈平行状态时，如可从图3的能带看到的那样，容易发生从铁磁性体12b到铁磁性体12a的电子迁移，从而提高了自旋注入FET的电导。
具体地，当向电极16a和16b之间施加电压时，铁磁性体12b内的电子被激发到导带，电子通过隧道势垒层11a和11b的能垒，移动到铁磁性体12a的导带。
此时，铁磁性体12a的向上自旋极化电子即上旋(up-spin)电子的能带基本上与铁磁性体12b的上旋电子的能带一致，且铁磁性体12a的向下自旋极化电子即下旋(down-spin)电子的能带基本上与铁磁性体12b的下旋电子的能带一致。
结果，上旋电子和下旋电子都能容易地从铁磁性体12b移动到铁磁性体12a。
另一方面，当构成自旋注入FET的铁磁性体12a和12b呈反平行状态时，如可从图5的能带看到的那样，从铁磁性体12b到铁磁性体12a的电子迁移变得困难，从而自旋注入FET的电导下降。
具体地，当向电极16a和16b之间施加电压时，铁磁性体12b内的电子被激发到导带，电子通过隧道势垒层11a和11b的能垒，移动到铁磁性体12a的导带。
但是，铁磁性体12a的上旋电子的能带与铁磁性体12b的上旋电子的能带不一致，且铁磁性体12a的下旋电子的能带与铁磁性体12b的下旋电子的能带也不一致。
结果，上旋电子和下旋电子都难以从铁磁性体12b移动到铁磁性体12a。
这样，自旋注入FET的电导，即，接通时通过自旋注入FET的电流，随着铁磁性体12a和12b即磁致电阻效应元件是平行状态还是反平行状态而变化。因此，例如，在用检测放大器读出电导变化时就可以判定自旋注入FET的状态。
图3和5的能带展示了使用半金属材料诸如郝斯勒合金等作为铁磁性体12a和12b时的情况。
(4)总结在根据本发明的实施方式的自旋注入FET的基本结构中，自旋注入FET的状态可以改变，且自旋注入FET的状态可通过使自旋注入电流流过自旋注入FET来读出。
因此，具体地，在本发明中提出的自旋注入FET可以应用于诸如磁随机存取存储器和可重构逻辑电路等的高端技术器件。
图1中的自旋注入FET是被假设用于磁随机存取存储器，在把本发明中提出的自旋注入FET用于可重构逻辑电路时，图1中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
2.热扰动下面说明自旋注入FET中的热扰动问题。
在自旋注入FET中，自旋极化电子用于作为自由层的铁磁性体的磁化反转。在写入时用来产生自旋极化电子的自旋注入电流使磁致电阻效应元件的温度上升，这导致诸如磁化反转所必需的自旋注入电流值波动和磁致电阻效应元件的磁致电阻变化率(MR比)波动之类的热扰动。
图7示出自旋注入FET的热扰动的例子。
栅电压设为恒定(1.5V)，具有50ns的脉冲宽度的自旋注入电流流过自旋注入FET，进行写入。
当源-漏脉冲电压是正值时，如图2所示的自旋注入电流Is流过自旋注入FET。此时，尽管磁致电阻效应元件变成平行状态，切换(磁化反转)所必需的自旋注入电流中产生波动。
当源-漏脉冲电压是负值时，如图4所示的自旋注入电流Is流过自旋注入FET。此时，尽管磁致电阻效应元件变成反平行状态，切换(磁化反转)所必需的自旋注入电流中产生波动。
在栅电压V栅(VGATE)设为0.1V时测定自旋注入FET的漏电流。
当磁致电阻效应元件处于平行状态时漏电流具有大于200μA/μm2的大值。因写入时产生热而导致漏电流的波动。同样地，当磁致电阻效应元件处于反平行状态时漏电流具有小于50μA/μm2的小值。因写入时产生热而导致漏电流的波动。
图8展示了在自旋注入FET中流过脉冲宽度为50ns的自旋注入电流时的磁致电阻效应元件的温度上升。
在向磁致电阻效应元件施加自旋注入电流时磁致电阻效应元件的温度以恒定速度持续上升。该温度到达130℃为最大值，即使在自旋注入电流切断后，为了使磁致电阻效应元件充分冷却也需要几十纳秒，例如在本实施方式中是大于50ns。
3.实施方式以下的实施方式提出了可以解决热扰动的问题、热稳定性优良、永远不会发生元件破坏的自旋注入FET。
在写入时，实施方式中提出的自旋注入FET具有利用自旋注入电流执行磁化反转(切换)的机构，且同时具有在自由层的易磁化轴方向上产生磁场以辅助磁化反转的机构。
通过把利用自旋注入电流的写入和利用电流磁场(辅助电流产生的磁场)的写入相结合，可以提供这样的自旋注入FET，即其中写入时热扰动可以被抑制，自旋注入电流可以被降低，热稳定性优良，且不发生元件破坏。
即，在自旋注入法中，由于通过助长电子自旋旋进(precession)来进行磁化反转，自由层很大程度上受热扰动的影响。但是，该辅助磁场抑制了自由层中的电子自旋造成的热扰动，直到自旋极化电子造成的磁致电阻效应元件的温度上升充分降低。
因此，如果在使用自旋注入电流的写入中产生辅助磁场，就可以抑制电子自旋旋进，从而降低热扰动导致的磁致电阻效应元件的特性波动。
因为自旋注入电流可以降低，诸如隧道势垒被坏之类的问题也可以防止。
磁致电阻效应元件的易磁化轴方向上的辅助磁场并不主要进行磁化反转而是抑制写入时自由层中的电子自旋导致的热扰动，所以不大于1mA的辅助电流对于产生辅助磁场就足够了。
(1)第1实施方式A.整体图9展示了根据第1实施方式的自旋注入FET的结构。
在半导体衬底10内形成例如STI(浅槽隔离)结构的元件隔离绝缘层17。在被该元件隔离绝缘层17包围的元件区域内形成自旋注入FET。
该自旋注入FET包括铁磁性体12a和12b、隧道势垒层11a和11b、栅电极15和反铁磁性体13。铁磁性体12a和12b作为埋入半导体衬底10中的凹部内的源/漏电极。隧道势垒层11a和11b分别位于半导体衬底10与铁磁性体12a和12b之间。栅电极15隔着栅绝缘层14配置在铁磁性体12a和12b之间的沟道上。反铁磁性体13位于铁磁性体12a上。
铁磁性体12a和12b的易磁化轴方向被设置在行方向上。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
通过把多个这样的自旋注入FET汇总配置成阵列状构成存储单元阵列。
自旋注入FET的栅电极15与沿存储单元阵列的行方向延伸的字线连接。在读出/写入时向该字线提供用来选择第i行的控制信号Ri/Wi。
位线BL(L)在存储单元阵列的列方向上延伸，且位线BL(L)通过接触栓塞18a与反铁磁性体13连接。
位线BL(L)的一端通过作为用来选择第j列的列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。向N沟道MIS晶体管NF的栅输入用来选择第j列的控制信号Fj。
位线BL(L)的另一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(R)在存储单元阵列的列方向上延伸，且位线BL(R)通过接触栓塞18b与铁磁性体12b连接。
位线BL(R)配置在作为自由层的铁磁性体12b的附近。在第1实施方式中，位线BL(R)配置在铁磁性体12b之上。自旋注入电流和辅助电流都流过位线BL(R)。在写入时自旋注入电流产生自旋注入磁化反转，辅助电流产生自由层的易磁化轴方向上的辅助磁场。
位线BL(R)的一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
而且，位线BL(R)的一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
位线BL(R)的另一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
而且，位线BL(R)的另一端通过N沟道MIS晶体管NE与接地点Vss连接。向N沟道MIS晶体管NE的栅输入控制信号Ei。
根据第1实施方式的自旋注入FET，在写入时驱动器/汇流器提供磁化反转(切换)所需的自旋注入电流，且提供辅助电流。同时，辅助电流在自由层的易磁化轴方向上产生辅助磁场以抑制热扰动。
因此，可以提供热稳定性优良、元件的特性波动被消除、且解决了元件破坏问题的自旋注入FET。
在第1实施方式中，自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型FET。但是，也可以省略隧道势垒层11a和11b中的一个或两个。
例如，可以把图9中的自旋注入FET中的隧道势垒层11a和11b都省略，而形成图10所示的肖特基势垒型自旋注入FET。
B.材料、尺寸等在基本结构中描述的材料、尺寸等可以直接用于第1实施方式中。
C.动作下面说明图9的自旋注入FET的动作。
图10的自旋注入FET的动作与图9的自旋注入FET的动作相似。
假定自旋注入FET的铁磁性体(源/漏)12a和12b在存储单元的行方向上具有磁各向异性。即，铁磁性体12a和12b的易磁化轴方向是行方向，而难磁化轴方向是列方向。
(i)写入在写入时，控制信号Ei和Fj被设为“L”，N沟道MIS晶体管NE和NF截止。
首先，为了把铁磁性体12a和12b的磁化状态设成平行，如图11所示，把控制信号Aj和bBj成为“H”，把控制信号bAj和Bj成为“L”。在半导体衬底10是P型半导体时，把控制信号Wi设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Wi设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，P沟道MIS晶体管PA和N沟道MIS晶体管NA接通，自旋注入电流Is从铁磁性体12b朝着铁磁性体12a流经自旋注入FET。
方向与铁磁性体12a的磁化方向相同的自旋极化电子通过自旋注入FET的沟道进入铁磁性体12b，自旋极化电子对铁磁性体12b施加自旋扭矩。
结果，铁磁性体12b的磁化方向成为与铁磁性体12a的磁化方向相同的方向(平行)。
在本发明的第1实施方式中，在自旋注入电流Is流过自旋注入FET的同时，或者在自旋注入电流Is流过之前或之后，辅助电流Ia流过配置在作为自由层的铁磁性体12b附近的位线BL(R)，由辅助电流Ia产生的辅助磁场用来防止铁磁性体12a的热扰动。
即，控制信号Cj和bDj被设为“H”，控制信号bCj和Dj被设为“L”。此时，P沟道MIS晶体管PC和N沟道MIS晶体管NC接通，辅助电流Ia流过位线BL(R)。该辅助电流Ia在与作为被钉扎层的铁磁性体12b的磁化方向相同的方向上产生辅助磁场，作用在作为自由层的铁磁性体12b上。
结果，在写入时抑制了铁磁性体12b中的电子自旋旋进，防止了热拢动的产生。
即使在自旋注入电流Is切断后，磁致电阻效应元件充分冷却之前也需要几十纳秒。因此，优选地，在自旋注入电流Is切断后再流过辅助电流Ia。
例如，控制信号bAj从“L”变成“H”，P沟道MIS晶体管PA截止，然后控制信号Aj从“H”变成“L”，N沟道MIS晶体管NA截止以切断自旋注入电流Is。然后，经过一预定时间，控制信号bCj从“L”变成“H”，P沟道MIS晶体管PC截止，控制信号Cj从“H”变成“L”，N沟道MIS晶体管NC截止以切断辅助电流Ia。
然后，为了把铁磁性体12a和12b的磁化状态设成反平行，如图12所示，把控制信号Bj和bAj成为“H”，把控制信号bBj和Aj成为“L”。在半导体衬底10是P型半导体时，把控制信号Wi设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Wi设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，P沟道MIS晶体管PB和N沟道MIS晶体管NB接通，自旋注入电流Is从铁磁性体12a朝着铁磁性体12b流经自旋注入FET。
方向与铁磁性体12a的磁化方向相反的自旋极化电子在铁磁性体12a处被反射，进入铁磁性体12b，自旋极化电子对铁磁性体12b施加自旋扭矩。
结果，铁磁性体12b的磁化方向成为与铁磁性体12a的磁化方向相反的方向(反平行)。
在本发明的第1实施方式中，在自旋注入电流Is流过自旋注入FET的同时，或者在自旋注入电流Is流过之前或之后，辅助电流Ia流过配置在作为自由层的铁磁性体12b附近的位线BL(R)，由辅助电流Ia产生的辅助磁场用来防止铁磁性体12a的热扰动。
即，控制信号Dj和bCj被设为“H”，控制信号bDj和Cj被设为“L”。此时，P沟道MIS晶体管PD和N沟道MIS晶体管ND接通，辅助电流Ia流过位线BL(R)。该辅助电流Ia在与作为被钉扎层的铁磁性体12b的磁化方向相同的方向上产生辅助磁场，作用在作为自由层的铁磁性体12b上。
结果，在写入时抑制了铁磁性体12b中的电子自旋旋进，防止了热拢动的产生。
即使在自旋注入电流Is切断后，磁致电阻效应元件充分冷却之前也需要几十纳秒。因此，优选地，在自旋注入电流Is切断后再流过辅助电流Ia。
例如，控制信号bBj从“L”变成“H”，P沟道MIS晶体管PB截止，然后控制信号Bj从“H”变成“L”，N沟道MIS晶体管NB截止以切断自旋注入电流Is。然后，经过一预定时间，控制信号bDj从“L”变成“H”，P沟道MIS晶体管PD截止，控制信号Dj从“H”变成“L”，N沟道MIS晶体管ND截止以切断辅助电流Ia。
(ii)读出在读出时，如图13所示，把控制信号bAj和bBj成为“H”，把控制信号Aj和Bj成为“L”。P沟道MIS晶体管PA、PB和N沟道MIS晶体管NA、NB截止。
控制信号Ei和Fj被设为“H”，N沟道MIS晶体管NE和NF接通。
而且，在半导体衬底10是P型半导体时，把控制信号Ri设成“H”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成N沟道。在半导体衬底10是N型半导体时，把控制信号Ri设成“L”以在铁磁性体12a和12b之间的半导体衬底10的表面上形成P沟道。
此时，读出电流I读出从检测放大器S/A经过自旋注入FET向接地点Vss流动。
当构成自旋注入FET的铁磁性体12a和12b呈平行状态时，容易发生从铁磁性体12b到铁磁性体12a的电子迁移，从而提高了自旋注入FET的电导。
另一方面，当构成自旋注入FET的铁磁性体12a和12b呈反平行状态时，从铁磁性体12b到铁磁性体12a的电子迁移变得困难，从而自旋注入FET的电导下降。
这样，自旋注入FET的电导，即，接通时通过自旋注入FET的电流，随着铁磁性体12a和12b即磁致电阻效应元件是平行状态还是反平行状态而变化。因此，例如，在用检测放大器读出电导变化时就可以判定自旋注入FET的状态。
D.总结根据第1实施方式的自旋注入FET，同时采用了利用自旋注入电流的磁化反转方法、和利用辅助磁场(电流磁场)以抑制在磁化反转时由自由层中的电子自旋的热波动的磁场辅助法。
因此，可以提供热稳定性优良、元件的特性波动被消除、且可以降低自旋注入电流，从而解决了元件破坏问题的自旋注入FET。
图9和10中的自旋注入FET是被假设用于磁随机存取存储器，在把第1实施方式中提出的自旋注入FET用于可重构逻辑电路时，图9和10中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
(2)第2实施方式第2实施方式是第1实施方式的一种改进。
第2实施方式的自旋注入FET包含第1实施方式的自旋注入FET的所有特证。
如图14和15所示，在第2实施方式中，在自旋注入FET中的栅电极15的侧壁上形成称作侧壁的绝缘层19，形成绝缘层19是为了防止反铁磁性体13和栅电极15之间的短路和通过自对准形成反铁磁性体13。
在第2实施方式中，自旋注入FET的材料、尺寸等都与第1实施方式类似，所以省略说明。
在第2实施方式中也可实现热稳定性优良、元件的特性波动被消除、且可以降低自旋注入电流的自旋注入FET。
(3)第3实施方式第3实施方式是第1实施方式的一种变形。
第3实施方式的自旋注入FET与第1实施方式的自旋注入FET的不同之处在于，构成磁致电阻效应元件的铁磁性体和隧道势垒层都形成在半导体衬底上。
下面说明自旋注入FET的基本结构。
图16展示了基于第3实施方式的基本结构。
在半导体衬底10的表面区域上形成源/漏扩散层12A和12B。当自旋注入FET是P沟道型(半导体衬底10是N型)时，源/漏扩散层12A和12B由P型杂质层形成。当自旋注入FET是N沟道型(半导体衬底10是P型)时，源/漏扩散层12A和12B由N型杂质层形成。
在源/漏扩散层12A上形成隧道势垒层11a，在隧道势垒层11a上形成铁磁性体12a。在铁磁性体12a上形成反铁磁性体13。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。
在反铁磁性体13上配置电极16a。电极16a通过N沟道MIS晶体管NF与检测放大器S/A连接，该N沟道MIS晶体管NF作为用来选择第j列的列选择开关。
电极16a还与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。
在源/漏扩散层12B上形成隧道势垒层11b，在隧道势垒层11b上形成铁磁性体12b。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
在铁磁性体12b上配置电极16b。电极16b与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。
电极16b还通过N沟道MIS晶体管NE与接地点Vss连接。
在源/漏扩散层12A和12B之间的沟道上形成栅绝缘层14，在栅绝缘层14上形成栅电极15。在读出/写入时，向栅电极15提供用于选择第i行的控制信号Ri/Wi。在栅电极15上形成覆盖(cap)绝缘层20A，在覆盖绝缘层20A的侧壁上形成绝缘层19。
位于源/漏扩散层12A、12B和铁磁性体12a、12b之间的隧道势垒层11a、11b中的一个或两个都可以省略。
图17展示了第3实施方式的自旋注入FET的结构。
第3实施方式的特征在于，在图16的基本结构上添加了用来产生辅助磁场的机构。
在半导体衬底10内形成例如STI结构的元件隔离绝缘层17。在被该元件隔离绝缘层17包围的元件区域内形成自旋注入FET。
在半导体衬底10的表面区域上形成源/漏扩散层112A和12B。在源/漏扩散层12A上形成隧道势垒层11a，在隧道势垒层11a上形成铁磁性体12a。在铁磁性体12a上形成反铁磁性体13。
在源/漏扩散层12B上形成隧道势垒层11b，在隧道势垒层11b上形成铁磁性体12b。
铁磁性体12a和12b的易磁化轴方向被设置在行方向上。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
在源/漏扩散层12A和12B之间的沟道上形成栅绝缘层14，在栅绝缘层14上形成栅电极15。在栅电极15上形成覆盖绝缘层20A，在覆盖绝缘层20A的侧壁上形成绝缘层19。
通过把多个这样的自旋注入FET汇总配置成阵列状构成存储单元阵列。
自旋注入FET的栅电极15与沿存储单元阵列的行方向延伸的字线连接。在读出/写入时向该字线提供用来选择第i行的控制信号Ri/Wi。
位线BL(L)在存储单元阵列的列方向上延伸，且位线BL(L)通过接触栓塞18a与反铁磁性体13连接。
位线BL(L)的一端通过作为用来选择第j列的列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。向N沟道MIS晶体管NF的栅输入用来选择第j列的控制信号Fj。
位线BL(L)的另一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(R)在存储单元阵列的列方向上延伸，且位线BL(R)通过接触栓塞18b与铁磁性体12b连接。
位线BL(R)配置在作为自由层的铁磁性体12b的附近。在第3实施方式中，位线BL(R)配置在铁磁性体12b之上。自旋注入电流和辅助电流都流过位线BL(R)。在写入时自旋注入电流产生自旋注入磁化反转，辅助电流产生自由层的易磁化轴方向上的辅助磁场。
位线BL(R)的一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
而且，位线BL(R)的一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
位线BL(R)的另一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
而且，位线BL(R)的另一端通过N沟道MIS晶体管NE与接地点Vss连接。向N沟道MIS晶体管NE的栅输入控制信号Ei。
根据第3实施方式的自旋注入FET，在写入时驱动器/汇流器提供磁化反转(切换)所需的自旋注入电流，且提供辅助电流。同时，辅助电流在自由层的易磁化轴方向上产生辅助磁场以抑制热扰动。
因此，可以提供热稳定性优良、元件的特性波动被消除、且解决了元件破坏问题的自旋注入FET。
在第3实施方式中，自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型FET。但是，也可以省略隧道势垒层11a和11b中的一个或两个。
在第3实施方式中，自旋注入FET是被假设用于磁随机存取存储器，在把第3实施方式中的自旋注入FET用于可重构逻辑电路时，图16和17中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
而且，在第3实施方式中，自旋注入FET的材料、尺寸等都与第1实施方式类似，所以省略说明。
(4)第4实施方式第4实施方式也是第1实施方式的一种变形。
在第4实施方式中说明在SOI(硅在绝缘体上)衬底上形成的自旋注入FET。
首先说明自旋注入FET的基本结构。
图18展示了基于第4实施方式的基本结构。
在半导体衬底10上形成绝缘层10A，在绝缘层10A上形成自旋注入FET。
在作为源/漏电极的铁磁性体12a、12b之间形成半导体层10B。当自旋注入FET是P沟道型时，半导体层10B形成为N型。当自旋注入FET是N沟道型时，半导体层10B形成为P型。
铁磁性体12a和12b的底面与绝缘层10A接触。分别在半导体层10B和铁磁性体12a、12b之间形成隧道势垒层11a和11b，在铁磁性体12a上形成反铁磁性体13。
铁磁性体12a和12b的易磁化轴方向垂直于纸面。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
在反铁磁性体13上配置电极16a。电极16a通过N沟道MIS晶体管NF与检测放大器S/A连接，该N沟道MIS晶体管NF作为用来选择第j列的列选择开关。
电极16a还与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。
在铁磁性体12b上配置电极16b。电极16b与作为控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。
电极16b还通过N沟道MIS晶体管NE与接地点Vss连接。
在铁磁性体12a、12b之间的沟道上形成栅绝缘层14，在栅绝缘层14上形成栅电极15。在读出/写入时，向栅电极15提供用于选择第i行的控制信号Ri/Wi。
位于半导体层10B和铁磁性体12a、12b之间的隧道势垒层11a、11b中的一个或两个都可以省略。
图19展示了第4实施方式的自旋注入FET的结构。
第4实施方式的特征在于，在图18的基本结构上添加了用来产生辅助磁场的机构。
在半导体衬底10内形成绝缘层10A和STI结构的元件隔离绝缘层17。在被该绝缘层10A和元件隔离绝缘层17包围的元件区域内形成自旋注入FET。
在铁磁性体12a、12b之间形成半导体层10B。当自旋注入FET是P沟道型时，半导体层10B形成为N型。当自旋注入FET是N沟道型时，半导体层10B形成为P型。
铁磁性体12a和12b的底面与绝缘层10A接触。分别在半导体层10B和铁磁性体12a、12b之间形成隧道势垒层11a和11b，在铁磁性体12a上形成反铁磁性体13。
铁磁性体12a和12b的易磁化轴方向被设置在行方向上。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
在铁磁性体12a和12b之间的沟道上隔着栅绝缘层形成栅电极15。在栅电极15上可以形成覆盖绝缘层，在栅电极15的侧壁上可以形成绝缘层(侧壁)。
通过把多个这样的自旋注入FET汇总配置成阵列状构成存储单元阵列。
自旋注入FET的栅电极15与沿存储单元阵列的行方向延伸的字线连接。在读出/写入时向该字线提供用来选择第i行的控制信号Ri/Wi。
位线BL(L)在存储单元阵列的列方向上延伸，且位线BL(L)通过接触栓塞18a与反铁磁性体13连接。
位线BL(L)的一端通过作为用来选择第j列的列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。向N沟道MIS晶体管NF的栅输入用来选择第j列的控制信号Fj。
位线BL(L)的另一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(R)在存储单元阵列的列方向上延伸，且位线BL(R)通过接触栓塞18b与铁磁性体12b连接。
位线BL(R)配置在作为自由层的铁磁性体12b的附近。在第4实施方式中，位线BL(R)配置在铁磁性体12b之上。在写入时自旋注入电流和辅助电流都流过位线BL(R)。自旋注入电流产生自旋注入磁化反转，辅助电流产生自由层的易磁化轴方向上的辅助磁场。
位线BL(R)的一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
而且，位线BL(R)的一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
位线BL(R)的另一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
而且，位线BL(R)的另一端通过N沟道MIS晶体管NE与接地点Vss连接。向N沟道MIS晶体管NE的栅输入控制信号Ei。
根据第4实施方式的自旋注入FET，在写入时驱动器/汇流器提供磁化反转(切换)所需的自旋注入电流，且提供辅助电流。同时，辅助电流在自由层的易磁化轴方向上产生辅助磁场以抑制热扰动。
因此，可以提供热稳定性优良、元件的特性波动被消除、且解决了元件破坏问题的自旋注入FET。
在第4实施方式中，自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型FET。但是，也可以省略隧道势垒层11a和11b中的一个或两个。
在第4实施方式中，自旋注入FET是被假设用于磁随机存取存储器，在把第4实施方式中的自旋注入FET用于可重构逻辑电路时，图18和19中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
而且，在第4实施方式中，自旋注入FET的材料、尺寸等都与第1实施方式类似，所以省略说明。
(5)第5实施方式第5实施方式是第2实施方式的一种改进。
第5实施方式的自旋注入FET包含第2实施方式的自旋注入FET的所有特证。
如图20和21所示，在第5实施方式中，磁化方向被固定了的被钉扎层具有SAF(综合反铁磁性)结构。
即，在铁磁性体12a上形成非磁性体20，在非磁性体20上形成铁磁性体21。SAF结构由具有铁磁性体12a/非磁性体20/铁磁性体21的三层结构形成。
当形成第5实施方式的被钉扎结构时，铁磁性体12a和21的磁化方向通过反铁磁作用(反铁磁键合)被有力地固定在相反的方向上。因此，在写入时可以使被钉扎层的磁化方向稳定。
即使不用退火工艺，通过使用SAF结构也可以把铁磁性体12a和21的磁化方向设置成180°相反的方向上。
在第5实施方式中，在使铁磁性体12a和12b的之间的磁矩(磁化)从反平行状态向平行状态反转时，电子从铁磁性体12a注入铁磁性体12b，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是反平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为平行状态。
在使铁磁性体12a和12b的之间的磁矩(磁化)从平行状态向反平行状态反转时，电子从铁磁性体12b注入铁磁性体12a，与铁磁性体12a的磁化方向相反的方向上自旋极化了的电子被反射并通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为反平行状态。
这样，通过改变自旋注入电流的流动方向可以使作为自由层的铁磁性体12b的磁化方向反转，所以可以通过自旋注入写入“0”和“1”。
在铁磁性体12a和21由包含Co、Fe的(例如，富Co的或富Fe的)铁磁材料构成时，非磁性体20由从由Ru、Ir和Rh构成的组中选择的至少一种金属或包含其中的至少一种金属的合金构成，非磁性体20可以包含Ni和B。
图20和21的自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型。如图22和23所示，第5实施方式也可以适用于肖特基势垒型。
(6)第6实施方式第6实施方式也是第2实施方式的一种改进。
第6实施方式的自旋注入FET包含第2实施方式的自旋注入FET的所有特证。
如图24和25所示，在第6实施方式中，在作为自由层的铁磁性体12b上也形成被钉扎层。
即，在铁磁性体12b上形成非磁性体20，在非磁性体20上形成铁磁性体21。铁磁性体21是其磁化方向被固定的被钉扎层。在铁磁性体21上形成反磁性体13。
此时，在第6实施方式中，配置在作为自由层的铁磁性体12b的一侧的铁磁性体(被钉扎层)11a的磁化方向与配置在铁磁性体12b的另一侧的铁磁性体(被钉扎层)21的磁化方向被取向到相反的方向上。
从器件结构的观点看，第6实施方式的被钉扎结构有助于降低磁化反转所需的自旋注入电流的电流密度。
在第6实施方式中，在使铁磁性体12a和12b的之间的磁矩(磁化)从反平行状态向平行状态反转时，电子从铁磁性体12a注入铁磁性体12b，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
由于铁磁性体21的磁化方向被取向到与铁磁性体12a的磁化方向相反的方向上，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子在非磁性体20上被反射，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是反平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为平行状态。
在使铁磁性体12a和12b的之间的磁矩(磁化)从平行状态向反平行状态反转时，电子从铁磁性体21注入铁磁性体12b，与铁磁性体21的磁化方向相同的方向上自旋极化了的电子通过非磁性体20，把自旋转矩加在铁磁性体12b上。
当电子从铁磁性体12b向铁磁性体12a移动时，在与铁磁性体12a的磁化方向相同方向上的自旋极化电子容易通过隧道势垒层11a、11b和沟道移动到铁磁性体12a，在与铁磁性体12a的磁化方向相反方向上的自旋极化电子(与铁磁性体21的磁化方向相同方向上的自旋极化电子)被反射，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为反平行状态。
这样，通过改变自旋注入电流的流动方向可以使作为自由层的铁磁性体12b的磁化方向反转，所以可以通过自旋注入写入“0”和“1”。
为了从非磁性体20有效地反射自旋极化电子以进一步实现自旋注入电流的降低，优选地，非磁性体20和铁磁性体21由以下材料的组合形成。
在铁磁性体21由包含Co的(例如，富Co的)铁磁材料构成时，非磁性体20由从由Zr、Hf、Rh、Ag、Cu和Au构成的组，优选地，由Zr、Hf、Rh和Ag构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
在铁磁性体21由包含Fe的(例如，富Fe的)铁磁材料构成时，非磁性体20由从由Rh、Pt、Ir、Al、Ga、Cu和Au构成的组，优选地，由Rh、Pt、Ir、Al、和Ga构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
在铁磁性体21由包含Ni的(例如，富Ni的)铁磁材料构成时，非磁性体20由从由Zr、Hf、Au、Ag和Cu构成的组，优选地，由Zr、Hf、Au和Ag构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
在本实施方式中，铁磁性体12a、21的磁化方向设定在相反的方向上。因此，例如，可以在铁磁性体12a和21上设置具有不同的尼尔(Neel)温度TN的反铁磁性体13。
在这种情况下，例如，在退火后一边施加一个方向上的磁场一边进行冷却时，铁磁性体12a和21中之一的磁化方向被确定。然后，在一边在相反方向上施加磁场一边进一步冷却时，铁磁性体12a和21中的另一个的磁化方向被确定。
为了无需退火工艺就把铁磁性体12a和21的磁化方向设定在以180°相反的方向上，铁磁性体12a和21用第5实施方式中说明的SAF结构形成，即铁磁性体/非磁性体/铁磁性体的三层结构。
但是，可以是只有铁磁性体12a和21中的一个由SAF结构形成。
也可以是，SAF结构是铁磁性体/非磁性体/铁磁性体/非磁性体/....../铁磁性体的多层结构。
图24和25的自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型。如图26和27所示，第6实施方式也可以适用于肖特基势垒型。
(7)第7实施方式第7实施方式是第5实施方式的一种变形。
在第5实施方式中，铁磁性体12a和21的磁化方向被有力的固定在相反的方向上，而在第7实施方式中，如图28和29所示，铁磁性体12a和21的磁化方向利用铁磁键合被有力地固定在相同的方向上。
第7实施方式的其它结构与第5实施方式相似。
在根据第7实施方式的自旋注入FET中，在写入时可以使被钉扎层的磁化方向稳定。
在第7实施方式中，在使铁磁性体12a和12b的之间的磁矩(磁化)从反平行状态向平行状态反转时，电子从铁磁性体12a注入铁磁性体12b，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是反平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为平行状态。
在使铁磁性体12a和12b的之间的磁矩(磁化)从平行状态向反平行状态反转时，电子从铁磁性体12b注入铁磁性体12a，与铁磁性体12a的磁化方向相反的方向上自旋极化了的电子被反射并通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为反平行状态。
这样，通过改变自旋注入电流的流动方向可以使作为自由层的铁磁性体12b的磁化方向反转，所以可以通过自旋注入写入“0”和“1”。
在铁磁性体12a和21由包含Co、Fe的(例如，富Co的或富Fe的)铁磁材料构成时，非磁性体20由从由Pt、Ir和Ru构成的组中选择的至少一种金属或包含其中的至少一种金属的合金构成，非磁性体20可以包含Ni和B。
图28和29的自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型。如图30和31所示，第7实施方式也可以适用于肖特基势垒型。
(8)第8实施方式第8实施方式是第6实施方式的一种变形。
在第6实施方式中，两个被钉扎层即铁磁性体12a和21的磁化方向被设在相反的方向上，而在第8实施方式中，如图32和33所示，铁磁性体12a和21的磁化方向被设在相同的方向上。
第8实施方式的其它结构与第6实施方式相似。
从器件结构的观点看，第8实施方式的自旋注入FET也有助于降低磁化反转所需的自旋注入电流的电流密度。
在第8实施方式中，在使铁磁性体12a和12b的之间的磁矩(磁化)从反平行状态向平行状态反转时，电子从铁磁性体12a注入铁磁性体12b，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子通过隧道势垒层11a和11b，把自旋转矩加在铁磁性体12b上。
通过适当地选择非磁性体20和铁磁性体21的材料，与铁磁性体12a的磁化方向相同的方向上自旋极化了的电子在非磁性体20上被反射，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是反平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为平行状态。
在使铁磁性体12a和12b的之间的磁矩(磁化)从平行状态向反平行状态反转时，通过适当地选择非磁性体20和铁磁性体21的材料，电子从铁磁性体21注入铁磁性体12b，与铁磁性体21的磁化方向相反的方向上自旋极化了的电子通过非磁性体20，把自旋转矩加在铁磁性体12b上。
当电子从铁磁性体12b向铁磁性体12a移动时，在与铁磁性体12a的磁化方向相同方向上的自旋极化电子容易通过隧道势垒层11a、11b和沟道移动到铁磁性体12a，在与铁磁性体12a的磁化方向相反方向上的自旋极化电子(与铁磁性体21的磁化方向相反方向上的自旋极化电子)被反射，把自旋转矩加在铁磁性体12b上。
因此，当铁磁性体12a和12b之间的磁矩是平行状态时，由于铁磁性体12b的磁矩反转，铁磁性体12a和12b之间的磁矩成为反平行状态。
这样，通过改变自旋注入电流的流动方向可以使作为自由层的铁磁性体12b的磁化方向反转，所以可以通过自旋注入写入“0”和“1”。
为了从非磁性体20有效地反射自旋极化电子以进一步实现自旋注入电流的降低，优选地，非磁性体20和铁磁性体21由以下材料的组合形成。
在铁磁性体21由包含Co的(例如，富Co的)铁磁材料构成时，非磁性体20由从由Cr、Ir、Os、Ru和Re构成的组，优选地，由Cr、Ir和Os构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
在铁磁性体21由包含Fe的(例如，富Fe的)铁磁材料构成时，非磁性体20由从由Mn、Cr、V、Mo、Re、Ru、Os、W和Ti构成的组，优选地，由Mn、Cr、V、Mo和Re构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
在铁磁性体21由包含Ni的(例如，富Ni的)铁磁材料构成时，非磁性体20由从由Rh、Ru、Ir、Os、Cr、Re、W、Nb、V、Ta和Mo构成的组，优选地，由Rh、Ru、Ir和Os构成的组，中选择的至少一种金属或包含其中的至少一种金属的合金构成。
图32和33的自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型。如图34和35所示，第8实施方式也可以适用于肖特基势垒型。
(第9实施方式)第9实施方式是第1实施方式的一种改进。
在第9实施方式中，其中使用了辅助磁场的根据本实施方式的写入技术与所谓的磁轭布线技术相结合，由此向作为自由层的铁磁性体有效地施加辅助磁场，同时实现辅助电流的降低和自旋注入电流的降低。
具体地，如图36和37所示，用软磁性材料(磁轭材料)22，例如坡莫合金(permalloy)覆盖流过辅助电流的位线BL(R)。在第9实施方式中，由于位线BL(R)配置在作为自由层的铁磁性体12b的上方，软磁性材料22形成为覆盖位线BL(R)的上表面和侧表面。
第9实施方式的其它结构与第1实施方式相似。
因为软磁性材料22具有使辅助电流产生的辅助磁场会聚以把辅助磁场有效地施加在铁磁性体12b上的作用，所以软磁性材料22还可以防止磁泄露的不良影响。
根据该磁轭布线技术，用来产生辅助磁场的辅助电流可以设定为小值，具体地，不大于0.5mA。
在把第9实施方式的自旋注入FET用于可重构逻辑电路时，图36和37中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
在第9实施方式中，自旋注入FET的材料、尺寸等都与第1实施方式类似，所以省略说明。
(10)第10实施方式第10实施方式是第1实施方式的一种变形。
第10实施方式与第1实施方式的不同之处在于自旋注入FET的取向。
图38展示了第10实施方式的自旋注入FET的结构。
在半导体衬底10内形成例如STI结构的元件隔离绝缘层17。在被该元件隔离绝缘层17包围的元件区域内形成自旋注入FET。
该自旋注入FET包括铁磁性体12a和12b、隧道势垒层11a和11b、栅电极15和反铁磁性体13。铁磁性体12a和12b作为埋入半导体衬底10中的凹部内的源/漏电极。隧道势垒层11a和11b分别位于半导体衬底10与铁磁性体12a和12b之间。栅电极15隔着栅绝缘层14配置在铁磁性体12a和12b之间的沟道上。反铁磁性体13位于铁磁性体12a上。
铁磁性体12a和12b的易磁化轴方向被设置在行方向上。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
通过把多个这样的自旋注入FET汇总配置成阵列状构成存储单元阵列。
自旋注入FET的栅电极15具有沿存储单元阵列的行方向延伸的字线功能。在读出/写入时向该字线提供用来选择第i行的控制信号Ri/Wi。
位线BL(L)在存储单元阵列的列方向上延伸，且位线BL(L)通过接触栓塞18a与反铁磁性体13连接。
位线BL(L)的一端通过作为用来选择第j列的列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。向N沟道MIS晶体管NF的栅输入用来选择第j列的控制信号Fj。
位线BL(L)的另一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(R)在存储单元阵列的列方向上延伸，且位线BL(R)通过接触栓塞18b与铁磁性体12b连接。
位线BL(R)配置在作为自由层的铁磁性体12b的附近。在第10实施方式中，位线BL(R)配置在铁磁性体12b之上。自旋注入电流和辅助电流都流过位线BL(R)。在写入时自旋注入电流产生自旋注入磁化反转，辅助电流产生自由层的易磁化轴方向上的辅助磁场。
而且，位线BL(R)的一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
位线BL(R)的一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
位线BL(R)的另一端与作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
而且，位线BL(R)的另一端通过N沟道MIS晶体管NE与接地点Vss连接。向N沟道MIS晶体管NE的栅输入控制信号Ei。
根据第10实施方式的自旋注入FET，在写入时驱动器/汇流器提供磁化反转(切换)所需的自旋注入电流，且提供辅助电流。同时，辅助电流在自由层的易磁化轴方向上产生辅助磁场以抑制热扰动。
因此，可以提供热稳定性优良、元件的特性波动被消除、且解决了元件破坏问题的自旋注入FET。
在第10实施方式中，自旋注入FET的材料、尺寸等都与第1实施方式类似，所以省略说明。
在第10实施方式中，自旋注入FET是具有隧道势垒层11a和11b的隧道势垒型FET。但是，也可以省略隧道势垒层11a和11b中的一个或两个。
例如，可以把图38中的自旋注入FET中的隧道势垒层11a和11b都省略，而形成图39所示的肖特基势垒型自旋注入FET。
在把第10实施方式的自旋注入FET用于可重构逻辑电路时，图38和39中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
(11)第11实施方式在第1到10实施方式中，自旋注入电流路径的一部分与辅助电流路径的一部分相互重叠。而第11实施方式提出了一种自旋注入电流路径和辅助电流路径完全分离的结构。
图40展示了第11实施方式的自旋注入FET的结构。
在半导体衬底10内形成例如STI结构的元件隔离绝缘层17。在被该元件隔离绝缘层17包围的元件区域内形成自旋注入FET。
该自旋注入FET包括铁磁性体12a和12b、隧道势垒层11a和11b、栅电极15和反铁磁性体13。铁磁性体12a和12b作为埋入半导体衬底10中的凹部内的源/漏电极。隧道势垒层11a和11b分别位于半导体衬底10与铁磁性体12a和12b之间。栅电极15隔着栅绝缘层14配置在铁磁性体12a和12b之间的沟道上。反铁磁性体13位于铁磁性体12a上。
铁磁性体12a和12b的易磁化轴方向被设置在行方向上。铁磁性体12a成为其磁化方向被反铁磁性体13固定的被钉扎层。铁磁性体12b成为其磁化方向被自旋注入电流改变的自由层。
通过把多个这样的自旋注入FET汇总配置成阵列状构成存储单元阵列。
自旋注入FET的栅电极15具有沿存储单元阵列的行方向延伸的字线功能。在读出/写入时向该字线提供用来选择第i行的控制信号Ri/Wi。
位线BL(L)在存储单元阵列的列方向上延伸，且位线BL(L)通过接触栓塞18a与反铁磁性体13连接。
位线BL(L)的一端通过作为用来选择第j列的列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。向N沟道MIS晶体管NF的栅输入用来选择第j列的控制信号Fj。
位线BL(L)的另一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(R)在存储单元阵列的列方向上延伸，且位线BL(R)通过接触栓塞18b与铁磁性体12b连接。
位线BL(R)的一端与作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
而且，位线BL(R)的另一端通过N沟道MIS晶体管NE与接地点Vss连接。向N沟道MIS晶体管NE的栅输入控制信号Ei。
在位线BL(R)的上部配置写入位线WBLj，辅助电流Ia流过写入位线WBLj。
与位线BL(R)类似地，写入位线WBLj也在存储单元阵列的列方向上延伸。
写入位线WBLj的一端与作为用来控制产生辅助磁场的辅助电流Ia的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
写入位线WBLj的另一端与作为用来控制产生辅助磁场的辅助电流Ia的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
根据第11实施方式的自旋注入FET，在写入时驱动器/汇流器提供磁化反转(切换)所需的自旋注入电流，且提供辅助电流。同时，辅助电流在自由层的易磁化轴方向上产生辅助磁场以抑制热扰动。
因此，可以提供热稳定性优良、元件的特性波动被消除、且解决了元件破坏问题的自旋注入FET。
图40的自旋注入FET对应于在图9的自旋注入FET中新设写入位线WBLj时的情形。
类似地，图41的自旋注入FET是肖特基势垒型自旋注入FET，图41的自旋注入FET对应于在图10的自旋注入FET中新设写入位线WBLj时的情形。
图42的自旋注入FET是把磁轭布线技术应用于图40的写入位线WBLj时的情形。图43的自旋注入FET是把磁轭布线技术应用于图41的写入位线WBLj时的情形。在图42和43中，附图标记22表示覆盖写入位线WBLj的软磁性材料(磁轭材料)。
图44的自旋注入FET对应于在图38的自旋注入FET中新设写入位线WBLj时的情形。
类似地，图45的自旋注入FET是肖特基势垒型自旋注入FET，图45的自旋注入FET对应于在图39的自旋注入FET中新设写入位线WBLj时的情形。
图46的自旋注入FET是把磁轭布线技术应用于图44的写入位线WBLj时的情形。图47的自旋注入FET是把磁轭布线技术应用于图45的写入位线WBLj时的情形。在图46和47中，附图标记22表示覆盖写入位线WBLj的软磁性材料(磁轭材料)。
在第11实施方式中，自旋注入FET的材料、尺寸等都与第1-10实施方式类似，所以省略说明。
在把第11实施方式的自旋注入FET用于可重构逻辑电路时，图36和37中的检测放大器S/A和N沟道MIS晶体管NE、NF可以被省略。
(12)第12实施方式第12实施方式是第6实施方式的一种变形。
如图48和51所示，在第12实施方式中，与第6实施方式类似地，在作为自由层的铁磁性体12b上也形成被钉扎层。
即，在铁磁性体12b上形成非磁性体20，在非磁性体20上形成铁磁性体21。铁磁性体21是其磁化方向被固定的被钉扎层。在铁磁性体21上形成反铁磁性体13。
此时，在图48和49的自旋注入FET中，配置在作为自由层的铁磁性体12b的一侧的铁磁性体12a的磁化方向与配置在铁磁性体12b的另一侧的铁磁性体21的磁化方向被取向到相反的方向上。
在图50和51的自旋注入FET中，配置在作为自由层的铁磁性体12b的一侧的铁磁性体12a的磁化方向与配置在铁磁性体12b的另一侧的铁磁性体21的磁化方向被取向到相同的方向上。
铁磁性体12a和21中的一个或两个都可以形成为SAF结构。
在第12实施方式的自旋注入FET中，自旋注入电流路径和辅助电流路径彼此完全分离。
铁磁性体12a、12b和21的易磁化轴方向被设在与纸面垂直的方向上，即列方向上。位线BL(L)和BL(R)在列方向上延伸，写入字线WWLi在行方向上延伸。
自旋注入电流流过位于位线BL(L)和BL(R)之间的自旋注入FET沟道。而用来产生辅助磁场(电流磁场)的辅助电流流过写入字线WWLi。
图52-55的自旋注入FET是把磁轭布线技术用于图48-51的自旋注入FET时的情形。即，在写入字线WWLi的侧表面和上表面上形成软磁性材料(磁轭材料)22。其它结构与图48-51的自旋注入FET类似。
根据该磁轭布线技术，用来产生辅助磁场的辅助电流可以设定为小值，具体地，不大于0.5mA。
(13)总结如上所述，根据第1-12实施方式的自旋注入FET，热稳定性优良，可以解决元件破坏的问题。
在自由层包含Ni-Co、Ni-Fe、Co-Fe或Co-Fe-Ni的情况下，从由Au、Zr、Hf、Rh、Pt、Ir、Al和Ga构成的组中选择的至少一种金属或者包含其中的至少一种金属的合金用作非磁性材料，从而使得自旋注入电流和辅助电流下降。
把这些实施方式的自旋注入FET应用于诸如可重构逻辑电路和磁随机存取存储器之类的高端技术器件，可以解决诸如磁化反转时电流密度降低、隧道势垒层破坏和热扰动之类的问题，因此，在高端技术器件的实际应用中这些实施方式的自旋注入FET很有效。
为了使磁化反转时被钉扎层的磁化状态稳定，优选地，尽可能大地增大被钉扎层的体积。
4.写入方法然后，说明在根据本发明的实施方式的自旋注入FET中写入数据的方法(磁化反转过程)。
图56展示了根据本发明的实施方式的磁化反转过程的流程图。图57展示了用于实现图56的过程的自旋注入电流和辅助磁场(辅助电流)的信号波形。
首先，向磁致电阻效应元件提供具有与写入数据的值对应的取向的自旋注入电流Is(步骤ST1，时刻t1)。产生被自旋注入电流Is自旋极化了的电子，自旋极化了的电子把自旋转矩作用在磁自由层上，开始磁化反转。
当自旋注入电流Is流过磁致电阻效应元件时，由于磁致电阻效应元件的温度逐步升高(见图8)，在从自旋注入电流Is流过经一预定时间后，使辅助电流Ia流过写入字线WWL以产生辅助磁场H(步骤ST2，时刻T2)。
在磁致电阻效应元件的易磁化轴方向上产生辅助磁场H，它抑制因磁致电阻效应元件温升导致的磁自由层中的电子自旋热扰动。
辅助电流Ia流过字线WWL以产生辅助磁场H的定时(timing)可以设成与自旋注入电流Is流过的定时相同或比自旋注入电流Is流过的定时早。
然后，切断自旋注入电流Is(步骤ST3，时刻t3)。
从图8可以看出，在从自旋注入电流Is被切断的几十纳秒内磁致电阻效应元件的温度都高得足以产生电子自旋热扰动。
因此，即使在自旋注入电流Is切断之后，在预定的时间内，例如，几十纳秒内，都持续地提供辅助电流Ia。
在磁致电阻效应元件的温度充分降低后，停止辅助电流Ia以切断辅助磁场H(步骤ST4，时刻t4)。
因此，根据本发明的实施方式的磁化反转过程，关于电流切断的定时，由于是在自旋注入电流切断后再切断辅助电流，所以可以有效地防止磁致电阻效应元件的温升导致的磁自由层中的电子自旋热扰动。
5.制造方法下面，说明根据本发明的实施方式的自旋注入FET的制造方法的几个例子。
(1)第1例图58-60展示了根据本发明的实施方式的自旋注入FET的制造方法的第1例。
如图58所示，利用诸如CVD(化学汽相淀积)、PEP(光刻工艺、photo engraving process)、RIE(反应离子蚀刻)之类的方法，在半导体衬底(例如，硅衬底)10上形成STI结构的元件隔离绝缘层17，并在半导体衬底10上形成绝缘层和导电层。然后形成光刻胶图案。
使用光刻胶图案作为掩模，用例如RIE蚀刻绝缘层和导电层以形成栅绝缘层14和栅电极15，并蚀刻半导体衬底10以形成凹部20a和20b，然后除去光刻股图案。
如图59所示，用例如溅射法或等离子体氧化法形成隧道势垒层11a和11b。至少在半导体衬底10上形成的凹部20a和20b的内表面，栅绝缘层14的侧表面和栅电极15的侧表面都被隧道势垒层11a和11b覆盖。
如图60所示，用强指向性溅射装置在凹部20a和20b中形成铁磁性体12a和12b。
此时，铁磁性体12a和12b可以同时形成，或者也可以分离地形成。
当铁磁性体12a和12b分离地形成时，用光刻胶覆盖隧道势垒层11a上的凹部20a和隧道势垒层11b上的凹部20b中的一个，另一个用铁磁性体填埋。然后，除去光刻胶，用光刻胶覆盖上述另一个凹部，用铁磁性体填埋隧道势垒层11a上的凹部20a和隧道势垒层11b上的凹部20b中的上述一个。
由此，用上述的制造方法可以容易地制造其源/漏由铁磁性体形成的隧道势垒型自旋注入FET。
(2)第2例图61和62展示了根据本发明的实施方式的自旋注入FET的制造方法的第2例。
利用硅烷气体和氨气通过汽相生长法在半导体衬底10上形成Si3N4，并通过PEP形成覆盖元件区的光刻胶。使用光刻胶作为掩模，用例如RIE蚀刻Si3N4以形成由Si3N4构成的掩模，并蚀刻半导体衬底10以形成沟槽，然后除去光刻胶。
如图61所示，用SiO2填埋在半导体衬底10中形成的沟槽以形成具有STI结构的元件隔离绝缘层17。
用磷酸除去由Si3N4构成的掩模，用氢氟酸除去半导体衬底10表面上的氧化物，然后用热氧化法在半导体衬底10上形成由SiO2构成的绝缘层。然后，用汽相生长法在绝缘层上形成含有导电杂质的多晶硅层。
通过PEP制作光刻胶图案，用该光刻胶图案作掩模通过例如RIE蚀刻多晶硅层和绝缘层。结果，在半导体衬底10上形成栅绝缘层14和栅电极15。
用该光刻胶图案作为掩模，通过例如RIE蚀刻半导体衬底10以在半导体衬底10中形成凹部20a和20b。然后除去该光刻胶图案。
如图62所示，用光刻胶覆盖成为漏的凹部20b，在成为源的凹部20a中形成铁磁性体12a。例如，铁磁性体12a由(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Ta形成。而且，在铁磁性体12a上形成导电性多晶硅16a。然后，除去光刻胶。
用光刻胶覆盖成为源的凹部20a，在成为漏的凹部20b中形成铁磁性体12b。例如，铁磁性体12b由(Co70Fe30)80B20/Cu(5)/Co70Fe30/PtMn/Ta形成。而且，在铁磁性体12b上形成导电性多晶硅16b。然后，除去光刻胶。
由此，用上述的制造方法可以容易地制造其源/漏由铁磁性体形成的肖特基势垒型自旋注入FET。
(3)第3例图64和65展示了根据本发明的实施方式的自旋注入FET的制造方法的第3例。
利用硅烷气体和氨气通过汽相生长法在半导体衬底10上形成Si3N4，并通过PEP形成覆盖元件区的光刻胶。使用光刻胶作为掩模，用例如RIE蚀刻Si3N4以形成由Si3N4构成的掩模，并蚀刻半导体衬底10以在半导体衬底10中形成沟槽，然后除去光刻胶图案。
如图64所示，用SiO2填埋在半导体衬底10中形成的沟槽以形成具有STI结构的元件隔离绝缘层17。
用磷酸除去由Si3N4构成的掩模，用氢氟酸除去半导体衬底10表面上的氧化物，然后用热氧化法在半导体衬底10上形成由SiO2构成的绝缘层。然后，用汽相生长法在绝缘层上形成含有导电杂质的多晶硅层。
通过PEP制作光刻胶图案，用该光刻胶图案作掩模通过例如RIE蚀刻多晶硅层和绝缘层。结果，在半导体衬底10上形成栅绝缘层14和栅电极15。
用该光刻胶图案作为掩模，通过例如RIE蚀刻半导体衬底10以在半导体衬底10中形成凹部20a和20b。然后除去该光刻胶图案。
然后，用溅射法形成隧道势垒层11a和11b。至少在半导体衬底10中形成的凹部20a和20b被隧道势垒层11a和11b覆盖。例如，隧道势垒层11a和11b由MgO构成。
如图65所示，用光刻胶覆盖成为漏的凹部20b，在成为源的凹部20a中形成铁磁性体12a。例如，铁磁性体12a由(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Ta形成。而且，在铁磁性体12a上形成导电性多晶硅16a。然后，除去光刻胶。
用光刻胶覆盖成为源的凹部20a，在成为漏的凹部20b中形成铁磁性体12b。例如，铁磁性体12b由(Co70Fe30)80B20/Au(5)/Co70Fe30/PtMn/Ta形成。而且，在铁磁性体12b上形成导电性多晶硅16b。然后，除去光刻胶。
由此，用上述的制造方法可以容易地制造其源/漏由铁磁性体形成的隧道势垒型自旋注入FET。
6.应用例下面，说明根据本发明的实施方式的自旋注入FET的应用例。
以下要说明两个例子，即，把根据本发明的实施方式的自旋注入FET应用于可重构逻辑电路的情形和把根据本发明的实施方式的自旋注入FET应用于磁随机存取存储器的情形。
(1)应用于可重构逻辑电路可重构逻辑电路指的是可以基于程序数据用一个逻辑电路选择性地实现多片逻辑中的一个的电路。
在此，程序数据指的是存储在同一个芯片或其它芯片中的诸如FeRAM和MRAM等非易失性存储器中的数据或控制数据。
在常规的逻辑电路中，逻辑(AND、NAND、OR、NOR、Ex-OR等)的种类由多个MIS晶体管之间的连接关系决定。因此，逻辑改变时，多个MIS晶体管之间的连接关系也必须通过重新设计来变更。
因此，希望有用一个逻辑电路可选择性地实现多片逻辑中的一个的可重构逻辑电路。
通过使用根据本发明的实施方式的自旋注入FET可以实现这种可重构逻辑电路。
如果在用自旋注入FET实际形成可重构逻辑电路时可以实现AND和OR，那么其它的逻辑可以通过组合AND和OR来实现，因此，下面说明可选择性地实现AND和OR的可重构逻辑电路。
A.第1例图67展示可重构逻辑电路的第1例。
在第1例中，在电源端子Vdd和Vss之间串联连接两个根据本发明的实施方式的自旋注入FET。
自旋注入FET SP是P型，向栅输入输入信号A，在自旋注入FETSP中，可以通过根据本发明的的实施方式的写入技术改写磁致电阻效应元件的磁化状态(平行/反平行)。
关于自旋注入FET SP的电导Gm，把材料、尺寸等确定成使平行状态时的值和反平行状态时的值的比为例如“100∶1”。
平行状态时的电导Gm和反平行状态时的电导Gm的比也可以是相反的关系，即“1∶100”。
自旋注入FET SN是N型，向栅输入输入信号B，对于自旋注入FET SN，在第1例中，磁致电阻效应元件的磁化状态被固定成平行状态。当自旋注入FET SP中的电导Gm的比具有上述关系时，自旋注入FET SN中的电导Gm为“10”。
在两个自旋注入FET SP和SN中，例如，可以提供共用的浮置栅。在这种情况下，由于可以产生(A+B)/2作为共用浮置栅的电压Vfg，在形成稳定的逻辑时提供共用浮置栅是优选的。
在自旋注入FET SP和SN之间的连接点处的信号V1，在信号V1通过反相器时变成输出信号Vout。
在图67的可重构逻辑电路中，假定自旋注入FET SP中的磁致电阻效应元件的磁化状态被设定为平行状态或反平行状态，电导Gm为“100”(自旋注入FET SN的电导Gm为“10”)，如表1所示，输出信号Vout成为输入信号A和B的AND(Y＝A·B)。
表1SP平行状态(反平行状态)Gm＝100→AND门 Y＝A·B
其中，表1中，逻辑值“1”对应于“H(高)”，逻辑值“0”对应于“L(低)”。逻辑值“1/2”对应于“H”和“L”之间的中间电压。
即，在输入信号A和B都是“1”时，共用浮置栅电压Vfg变成“1”。此时，自旋注入FET SP截止，自旋注入FET SN接通，从而V1变成“0”，输出信号Vout变成“1”。
在输入信号A和B都是“0”时，共用浮置栅电压Vfg变成“0”。此时，自旋注入FET SP接通，自旋注入FET SN截止，从而V1变成“1”，输出信号Vout变成“0”。
而且，在输入信号A和B中的一个是“1”、另一个是“0”时，共用浮置栅电压Vfg变成“1/2”。此时，自旋注入FET SP和SN都接通。
但是，自旋注入FET SP的电导Gm为“100”，自旋注入FET SN的电导Gm设成“10”，从而流过自旋注入FET SP和SN的电流的比变成“100∶10”＝“10∶1”。
因此，由于把V1上拉到Vdd(＝“1”)的能力超过了把V1下拉到Vss(＝“0”)的能力，V1变成“1”，输出信号Vout变成“0”。
在图67的可重构逻辑电路中，假定自旋注入FET SP中的磁致电阻效应元件的磁化状态被设定为平行状态或反平行状态，电导Gm为“1”(自旋注入FET SN的电导Gm为“10”)，如表2所示，输出信号Vout成为输入信号A和B的OR(Y＝A+B)。
表2SP反平行状态(平行状态)Gm＝1→OR门 Y＝A+B
其中，表2中，逻辑值“1”对应于“H(高)”，逻辑值“0”对应于“L(低)”。逻辑值“1/2”对应于“H”和“L”之间的中间电压。
即，在输入信号A和B都是“1”时，共用浮置栅电压Vfg变成“1”。此时，自旋注入FET SP截止，自旋注入FET SN接通，从而V1变成“0”，输出信号Vout变成“1”。
在输入信号A和B都是“0”时，共用浮置栅电压Vfg变成“0”。此时，自旋注入FET SP接通，自旋注入FET SN截止，从而V1变成“1”，输出信号Vout变成“0”。
而且，在输入信号A和B中的一个是“1”、另一个是“0”时，共用浮置栅电压Vfg变成“1/2”。此时，自旋注入FET SP和SN都接通。
但是，自旋注入FET SP的电导Gm为“1”，自旋注入FET SN的电导Gm设成“10”，从而流过自旋注入FET SP和SN的电流的比变成“1∶10”。
因此，由于把V1下拉到Vss(＝“0”)的能力超过了把V1上拉到Vdd(＝“1”)的能力，V1变成“0”，输出信号Vout变成“1”。
这样，根据应用了根据本发明的实施方式的自旋注入FET的可重构逻辑电路，基于程序数据改写自旋注入FET SP的磁化状态(平行/反平行)以改变电导Gm，从而无需重新设计就可以用一个逻辑电路选择性地实现多片逻辑中的一个。
在第1例的可重构逻辑电路中，N沟道自旋注入FET SN被固定成平行状态，电导Gm被固定在“10”。
在此，对于自旋注入FET SN，电导Gm被固定在“10”。因此，例如，也可以如图68所示使用通常的N沟道MIS晶体管SN，或者也可以如图69所示使用处于反平行状态的N沟道自旋注入FET SN。
图70展示了图67-69的可重构逻辑电路中的共用浮置栅电压Vfg和输出电压Vout之间的关系。
图67-69的可重构逻辑电路具有这样的特征，即，当共用浮置栅电压Vfg为“1/2”时，根据自旋注入FET SP的磁化状态(平行/反平行)改变输出电压Vout。
图67-69的可重构逻辑电路需要有基于程序数据改变P沟道自旋注入FET SP的磁化状态(平行/反平行)的驱动器/汇流器。
图71展示了改变图67-69的自旋注入FET SP的磁化状态的驱动器/汇流器的一例。
向P沟道自旋注入FET SP的栅输入输入信号A，向N沟道自旋注入FET SN的栅输入输入信号B。对两个自旋注入FET SP和SN只提供一个浮置栅FG，浮置栅FG被自旋注入FET SP和SN分享。
自旋注入FET SP和SN的漏通过开关SW22连接到反相器。从反相器得到输出信号Vout。
自旋注入FET SP和SN的漏还通过开关SW12连接到作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
自旋注入FET SP的源通过开关SW21连接到电源端子Vdd。
自旋注入FET SP的源还通过开关SW11连接到作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
自旋注入FET SP的源还通过开关SW11连接到作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
自旋注入FET SP的源还通过开关SW11连接到作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
自旋注入FET SN的源连接到接地点Vss。
在第1例的这样的可重构逻辑电路中，在制造商方出厂时或出厂后在使用者方设定时进行编程时基于程序数据确定逻辑的种类。
在这种情况下，控制信号CNT设为“H”，开关(例如N沟道MIS晶体管)SW11和SW12接通，开关(例如P沟道MIS晶体管)SW21和SW22截止。
然后，基于控制信号Aj、Bj、Cj、Dj、bAj、bBj、bCj和bDj，自旋注入电流流过自旋注入FET SP，由辅助电流产生辅助磁场，从而对自旋注入FET SP执行写入以确定状态(平行/反平行)。
在通常的动作中，控制信号CNT被设为“L”，开关SW11和SW12截止，开关SW21和SW22接通。因此，自旋注入FET SP和SN被连接在电源端子Vdd和Vss之间，得到输出信号Vout。
下面，说明可重构逻辑电路的器件结构的一侧。
图72是沿图71的LXXII-LXXII线的剖面图，且展示了图67-69的可重构逻辑电路的器件结构的一例。
该器件具有这样的特征两个自旋注入FET SP和SN的浮置栅FG电连接，且两个自旋注入FET SP和SN的漏由一个铁磁性体12a形成。
在半导体衬底10内形成具有例如STI结构的元件隔离绝缘层17。在被元件隔离绝缘层17包围的元件内形成N型阱区10a和P型阱区10b。
在N型阱区10a和P型阱区10b的边界上设置的凹部内形成铁磁性体12a。铁磁性体12a是其磁化方向被固定的被钉扎层。铁磁性体12a成为自旋注入FET SP和SN的漏。
在铁磁性体12a上形成反铁磁性体13。在半导体衬底10和铁磁性体12a之间形成隧道势垒层11a。
在N型阱区10a内设置的凹部内形成铁磁性体12b。铁磁性体12b是其磁化方向变化的自由层。铁磁性体12b成为自旋注入FET SP的源。在P型阱区10b内设置的凹部内形成其磁化方向被固定的铁磁性体12b′。铁磁性体12b′成为自旋注入FET SN的源。
在铁磁性体12b′上形成反铁磁性体13。在半导体衬底10和铁磁性体12b、12b′之间分别形成隧道势垒层11b。
在铁磁性体12a和12b之间的沟道上隔着栅绝缘层形成浮置栅FG。在浮置栅FG上隔着由例如ONO(氧化物/氮化物/氧化物)构成的绝缘层形成栅，向该栅提供输入信号A。
在铁磁性体12a和12b′之间的沟道上隔着栅绝缘层形成浮置栅FG。在浮置栅FG上隔着由例如ONO构成的绝缘层形成栅，向该栅提供输入信号B。
如上所述，根据该第1例，通过把根据本发明的实施方式的自旋注入FET用于可重构逻辑电路，可以提供具有优良热稳定性的可重构逻辑电路。
B.第2例图73展示可重构逻辑电路的第2例。
在第2例中，在电源端子Vdd和Vss之间串联连接两个根据本发明的实施方式的自旋注入FET。
自旋注入FET SP是P型，向栅输入输入信号A。在第2例中，对于自旋注入FET SP，磁致电阻效应元件的磁化状态被固定成平行状态。当自旋注入FET SN中的电导Gm的比具有下述关系时，自旋注入FET SP中的电导Gm为“10”。
自旋注入FET SN是N型，向栅输入输入信号B，在自旋注入FETSN中，可以通过根据本发明的的实施方式的写入技术改写磁致电阻效应元件的磁化状态(平行/反平行)。
关于自旋注入FET SN的电导Gm，把材料、尺寸等确定成使平行状态时的值和反平行状态时的值的比为例如“100∶1”。
平行状态时的电导Gm和反平行状态时的电导Gm的比也可以是相反的关系，即“1∶100”。
在两个自旋注入FET SP和SN中，与第1例同样地，例如，可以提供共用的浮置栅。在这种情况下，由于可以产生(A+B)/2作为共用浮置栅的电压Vfg，在形成稳定的逻辑时提供共用浮置栅是优选的。
在自旋注入FET SP和SN之间的连接点处的信号V1，在信号V1通过反相器时变成输出信号Vout。
在图73的可重构逻辑电路中，假定自旋注入FET SN中的磁致电阻效应元件的磁化状态被设定为平行状态或反平行状态，电导Gm为“100”(自旋注入FET SP的电导Gm为“10”)，如表3所示，输出信号Vout成为输入信号A和B的OR(Y＝A+B)。
表3SN平行状态(反平行状态)
Gm＝100→OR门 Y＝A+B
其中，表3中，逻辑值“1”对应于“H(高)”，逻辑值“0”对应于“L(低)”。逻辑值“1/2”对应于“H”和“L”之间的中间电压。
即，在输入信号A和B都是“1”时，共用浮置栅电压Vfg变成“1”。此时，自旋注入FET SP截止，自旋注入FET SN接通，从而V1变成“0”，输出信号Vout变成“1”。
在输入信号A和B都是“0”时，共用浮置栅电压Vfg变成“0”。此时，自旋注入FET SP接通，自旋注入FET SN截止，从而V1变成“1”，输出信号Vout变成“0”。
而且，在输入信号A和B中的一个是“1”、另一个是“0”时，共用浮置栅电压Vfg变成“1/2”。此时，自旋注入FET SP和SN都接通。
但是，自旋注入FET SP的电导Gm为“10”，自旋注入FET SN的电导Gm设成“100”，从而流过自旋注入FET SP和SN的电流的比变成“10∶100”＝“1∶10”。
因此，由于把V1下拉到Vss(＝“0”)的能力超过了把V1上拉到Vdd(＝“1”)的能力，V1变成“0”，输出信号Vout变成“1”。
在图73的可重构逻辑电路中，假定自旋注入FET SN中的磁致电阻效应元件的磁化状态被设定为平行状态或反平行状态，电导Gm为“1”(自旋注入FET SP的电导Gm为“10”)，如表4所示，输出信号Vout成为输入信号A和B的AND(Y＝A·B)。
表4
SN反平行状态(平行状态)Gm＝1→AND门 Y＝A·B
其中，表4中，逻辑值“1”对应于“H(高)”，逻辑值“0”对应于“L(低)”。逻辑值“1/2”对应于“H”和“L”之间的中间电压。
即，在输入信号A和B都是“1”时，共用浮置栅电压Vfg变成“1”。此时，自旋注入FET SP截止，自旋注入FET SN接通，从而V1变成“0”，输出信号Vout变成“1”。
在输入信号A和B都是“0”时，共用浮置栅电压Vfg变成“0”。此时，自旋注入FET SP接通，自旋注入FET SN截止，从而V1变成“1”，输出信号Vout变成“0”。
而且，在输入信号A和B中的一个是“1”、另一个是“0”时，共用浮置栅电压Vfg变成“1/2”。此时，自旋注入FET SP和SN都接通。
但是，自旋注入FET SP的电导Gm为“10”，自旋注入FET SN的电导Gm设成“1”，从而流过自旋注入FET SP和SN的电流的比变成“10∶1”。
因此，由于把V1上拉到Vdd(＝“1”)的能力超过了把V1下拉到Vss(＝“0”)的能力，V1变成“1”，输出信号Vout变成“0”。
这样，根据应用了根据本发明的实施方式的自旋注入FET的可重构逻辑电路，基于程序数据改写自旋注入FET SP的磁化状态(平行/反平行)以改变电导Gm，从而无需重新设计就可以用一个逻辑电路选择性地实现多片逻辑中的一个。
在第2例的可重构逻辑电路中，P沟道自旋注入FET SP被固定成平行状态，电导Gm被固定在“10”。
在此，对于自旋注入FET SP，电导Gm被固定在“10”。因此，例如，也可以如图74所示使用通常的P沟道MIS晶体管SP，或者也可以如图75所示使用处于反平行状态的P沟道自旋注入FET SP。
图76展示了图73-75的可重构逻辑电路中的共用浮置栅电压Vfg和输出电压Vout之间的关系。
图73-75的可重构逻辑电路具有这样的特征，即，当共用浮置栅电压Vfg为“1/2”时，根据自旋注入FET SN的磁化状态(平行/反平行)改变输出电压Vout。
图73-75的可重构逻辑电路需要有基于程序数据改变N沟道自旋注入FET SN的磁化状态(平行/反平行)的驱动器/汇流器。
图77展示了改变图73-75的自旋注入FET SN的磁化状态的驱动器/汇流器的一例。
向P沟道自旋注入FET SP的栅输入输入信号A，向N沟道自旋注入FET SN的栅输入输入信号B。对两个自旋注入FET SP和SN只提供一个浮置栅FG，浮置栅FG被自旋注入FET SP和SN分享。
自旋注入FET SP的源连接到电源端子Vdd。
自旋注入FET SP和SN的漏通过开关SW11连接到作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PA和N沟道MIS晶体管NB。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
自旋注入FET SP和SN的漏还通过开关SW11连接到作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PC和N沟道MIS晶体管ND。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
自旋注入FET SP和SN的漏还通过开关SW11连接到作为用来控制产生辅助磁场的辅助电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PD和N沟道MIS晶体管NC。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
自旋注入FET SP和SN的漏通过开关SW21连接到反相器。从反相器得到输出信号Vout。
自旋注入FET SN的源还通过开关SW12连接到作为用来控制自旋注入电流的产生/切断的驱动器/汇流器的P沟道MIS晶体管PB和N沟道MIS晶体管NA。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
自旋注入FET SN的源通过开关SW22连接到接地点Vss。
在第2例的这样的可重构逻辑电路中，在制造商方出厂时或出厂后在使用者方设定时进行编程时基于程序数据确定逻辑的种类。
在这种情况下，控制信号CNT设为“H”，开关(例如N沟道MIS晶体管)SW11和SW12接通，开关(例如P沟道MIS晶体管)SW21和SW22截止。
然后，基于控制信号Aj、Bj、Cj、Dj、bAj、bBj、bCj和bDj，自旋注入电流流过自旋注入FET SN，由辅助电流产生辅助磁场，从而对自旋注入FET SN执行写入以确定状态(平行/反平行)。
在通常的动作中，控制信号CNT被设为“L”，开关SW11和SW12截止，开关SW21和SW22接通。因此，自旋注入FET SP和SN被连接在电源端子Vdd和Vss之间，得到输出信号Vout。
下面，说明可重构逻辑电路的器件结构的一侧。
图78是沿图77的LXXIII-LXXIII线的剖面图，且展示了图73-75的可重构逻辑电路的器件结构的一例。
该器件具有这样的特征两个自旋注入FET SP和SN的浮置栅FG电连接，且两个自旋注入FET SP和SN的漏由一个铁磁性体12a形成。
在半导体衬底10内形成具有例如STI结构的元件隔离绝缘层17。在被元件隔离绝缘层17包围的元件区域内形成N型阱区10a和P型阱区10b。
在N型阱区10a和P型阱区10b的边界上设置的凹部内形成铁磁性体12a。铁磁性体12a是其磁化方向被固定的被钉扎层。铁磁性体12a成为自旋注入FET SP和SN的漏。
在铁磁性体12a上形成反铁磁性体13。在半导体衬底10和铁磁性体12a之间形成隧道势垒层11a。
在N型阱区10a内设置的凹部内形成铁磁性体12b′。铁磁性体12b′的磁化方向被固定。铁磁性体12b′成为自旋注入FET SP的源。
在P型阱区10b内设置的凹部内形成其磁化方向被固定的铁磁性体12b。铁磁性体12b成为自旋注入FET SN的源。
在铁磁性体12b′上形成反铁磁性体13。在半导体衬底10和铁磁性体12b、12b′之间分别形成隧道势垒层11b。
在铁磁性体12a和12b′之间的沟道上隔着栅绝缘层形成浮置栅FG。在浮置栅FG上隔着由例如ONO(氧化物/氮化物/氧化物)构成的绝缘层形成栅，向该栅提供输入信号A。
在铁磁性体12a和12b之间的沟道上隔着栅绝缘层形成浮置栅FG。在浮置栅FG上隔着由例如ONO构成的绝缘层形成栅，向该栅提供输入信号B。
如上所述，根据该第2例，通过把根据本发明的实施方式的自旋注入FET用于可重构逻辑电路，可以提供具有优良热稳定性的可重构逻辑电路。
C.其它在上述第1和2例中，使用了P沟道型自旋注入FET和N沟道型自旋注入FET的对。但是只要能实现同样的逻辑，本发明并不限于晶体管的上述导电类型。
作为基本结构的图1所述的自旋注入FET也可以应用于可重构逻辑电路。
(2)用于磁随机存取存储器下面，说明根据本发明的实施方式的自旋注入FET用于磁随机存取存储器时的情形的例子。
在以下的说明中，b***指把***的逻辑反相了的反相信号(***是任意的记号)。i指多个行中的第i行，j指多个列中的第j列。
A.第1例第1例中，自旋注入电流Is的路径的一部分和辅助电流Ia的路径的一部分相互重叠。
图79和80展示了磁随机存取存储器的第1例。
存储单元阵列包括配置成阵列状的多个自旋注入FET。例如，一个存储单元由一个自旋注入FET形成。自旋注入FET的源和漏中的一个与位线BL(L)连接，另一个与位线BL(R)连接。位线BL(L)和BL(R)在同一方向上延伸。即，在第1例中，位线BL(L)和BL(R)在列方向上延伸。
位线BL(L)的一端与CMOS型驱动器/汇流器DS1连接，驱动器/汇流器DS1包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PB和N沟道MIS晶体管NA。P沟道MIS晶体管PB和N沟道MIS晶体管NA在电源端子Vdd和Vss之间串联连接。
位线BL(L)的一端还与MIS晶体管PB和NA之间的连接点相连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(L)的另一端通过作为列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。检测放大器S/A包括例如差分放大器，且基于参考电压REF确定在自旋注入FET中存储的数据的值。
检测放大器S/A的输出信号成为被选择的自旋注入FET的读出数据Rout。
控制信号Fj是用来选择第j列的列选择信号，且控制信号Fj被输入到N沟道MIS晶体管NF的栅中。
位线BL(R)的一端与CMOS型驱动器/汇流器DS2连接，驱动器/汇流器DS2包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PA和N沟道MIS晶体管NB。P沟道MIS晶体管PA和N沟道MIS晶体管NB在电源端子Vdd和Vss之间串联连接。
位线BL(R)的一端还与MIS晶体管PA和NB之间的连接点相连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
驱动器/汇流器DS2还包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PC和N沟道MIS晶体管ND。P沟道MIS晶体管PC和N沟道MIS晶体管ND在电源端子Vdd和Vss之间串联连接。
位线BL(R)的一端还与MIS晶体管PC和ND之间的连接点相连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
位线BL(R)的另一端与CMOS型驱动器/汇流器DS3连接，驱动器/汇流器DS3包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PD和N沟道MIS晶体管NC。P沟道MIS晶体管PD和N沟道MIS晶体管NC在电源端子Vdd和Vss之间串联连接。
位线BL(R)的另一端还与MIS晶体管PD和NC之间的连接点相连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
驱动器/汇流器DS3还包括在读出时接通的N沟道MIS晶体管NE。N沟道MIS晶体管NE连接在位线BL(R)和电源端子Vss之间。
控制信号Ei是用来选择第i行的行选择信号，且控制信号Ei被输入到N沟道MIS晶体管NE的栅中。
在这样的第1例的磁随机存取存储器中，例如，如果作为存储单元的自旋注入FET是N沟道型，控制信号Wi设为“H”，控制信号bBj和Aj成为“L”，控制信号bAj和Bj被设为“H”，则导致自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2。
另一方面，如果控制信号Wi设为“H”，控制信号bBj和Aj成为“H”，控制信号bAj和Bj被设为“L”，则导致自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1。
在此，在位线BL(R)中流过产生辅的磁场的辅助电流Ia。
如果自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2，控制信号bCj和Dj成为“H”，控制信号bDj和Cj被设为“L”，则辅助电流Ia从驱动器/汇流器DS3流向驱动器/汇流器DS2。
如果自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1，控制信号bCj和Dj成为“L”，控制信号bDj和Cj被设为“H”，则辅助电流Ia从驱动器/汇流器DS2流向驱动器/汇流器DS3。
图79的情形与图80的情形的差别在于，作为存储单元的自旋注入FET的方向不同。
即，在图79的情形中，行方向是自旋注入FET的沟道长度方向，列方向是沟道宽度方向。另一方面，在图80的情形中，行方向是自旋注入FET的沟道宽度方向，列方向是沟道长度方向。
B.第2例第2例中，自旋注入电流Is的路径和辅助电流Ia的路径完全独立。
图81和82展示了磁随机存取存储器的第2例。
存储单元阵列包括配置成阵列状的多个自旋注入FET。例如，一个存储单元由一个自旋注入FET形成。
自旋注入FET的源和漏中的一个与位线BL(L)连接，另一个与位线BL(R)连接。位线BL(L)和RL(R)在同一方向上延伸。即，在第2例中，位线BL(L)和BL(R)在列方向上延伸。
写入位线WBLj在列方向上与位线BL(R)平行地延伸。因为用于产生辅助磁场的辅助电流Ia流过写入位线WBLj，优选地，在磁致电阻效应元件的自由层附近设定写入位线WBLj。
位线BL(L)的一端与CMOS型驱动器/汇流器DS1连接，驱动器/汇流器DS1包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PB和N沟道MIS晶体管NA。P沟道MIS晶体管PB和N沟道MIS晶体管NA在电源端子Vdd和Vss之间串联连接。
位线BL(L)的一端还与MIS晶体管PB和NA之间的连接点相连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(L)的另一端通过作为列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。检测放大器S/A包括例如差分放大器，且基于参考电压REF确定在自旋注入FET中存储的数据的值。
检测放大器S/A的输出信号成为被选择的自旋注入FET的读出数据Rout。
控制信号Fj是用来选择第j列的列选择信号，且控制信号Fj被输入到N沟道MIS晶体管NF的栅中。
位线BL(R)的一端与CMOS型驱动器/汇流器DS2连接，驱动器/汇流器DS2包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PA和N沟道MIS晶体管NB。P沟道MIS晶体管PA和N沟道MIS晶体管NB在电源端子Vdd和Vss之间串联连接。
位线BL(R)的一端还与MIS晶体管PA和NB之间的连接点相连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
位线BL(R)的另一端与汇流器S1连接，汇流器S1包含在读出时接通的N沟道MIS晶体管NE。N沟道MIS晶体管NE连接在位线BL(R)和电源端子Vss之间。
控制信号Ei是用来选择第i行的行选择信号，且控制信号Ei被输入到N沟道MIS晶体管NE的栅中。
写入位线WBLj的一端与CMOS型驱动器/汇流器DS3连接，驱动器/汇流器DS3包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PD和N沟道MIS晶体管NC。P沟道MIS晶体管PD和N沟道MIS晶体管NC在电源端子Vdd和Vss之间串联连接。
写入位线WBLj的一端还与MIS晶体管PD和NC之间的连接点相连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
写入位线WBLj的另一端与CMOS型驱动器/汇流器DS4连接，驱动器/汇流器DS4包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PC和N沟道MIS晶体管ND。P沟道MIS晶体管PC和N沟道MIS晶体管ND在电源端子Vdd和Vss之间串联连接。
写入位线WBLj的另一端还与MIS晶体管PC和ND之间的连接点相连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
在这样的第2例的磁随机存取存储器中，例如，如果作为存储单元的自旋注入FET是N沟道型，控制信号Wi设为“H”，控制信号bBj和Aj成为“L”，控制信号bAj和Bj被设为“H”，则导致自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2。
另一方面，如果控制信号Wi设为“H”，控制信号bBj和Aj成为“H”，控制信号bAj和Bj被设为“L”，则导致自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1。
在此，产生辅助磁场的辅助电流Ia流过写入位线WBLj，写入位线WBLj与流过自旋注入电流Is的位线BL(L)和BL(R)完全独立。
如果自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2，控制信号bCj和Dj成为“H”，控制信号bDj和Cj被设为“L”，则辅助电流Ia从驱动器/汇流器DS3流向驱动器/汇流器DS4。
如果自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1，控制信号bCj和Dj成为“L”，控制信号bDj和Cj被设为“H”，则辅助电流Ia从驱动器/汇流器DS4流向驱动器/汇流器DS3。
图81的情形与图82的情形的差别在于，作为存储单元的自旋注入FET的方向不同。
即，在图81的情形中，行方向是自旋注入FET的沟道长度方向，列方向是沟道宽度方向。另一方面，在图82的情形中，行方向是自旋注入FET的沟道宽度方向，列方向是沟道长度方向。
C.第3例第3例中，象第2例那样，自旋注入电流Is的路径和辅助电流Ia的路径完全独立。第3例与第2例的差别在于辅助电流流过的独立的写入线的延伸方向不同。
图83和84展示了磁随机存取存储器的第3例。
存储单元阵列包括配置成阵列状的多个自旋注入FET。例如，一个存储单元由一个自旋注入FET形成。
自旋注入FET的源和漏中的一个与位线BL(L)连接，另一个与位线BL(R)连接。位线BL(L)和RL(R)在同一方向上延伸。即，在第3例中，位线BL(L)和BL(R)在列方向上延伸。
写入字线WWLi在行方向上与BL(L)和位线BL(R)交叉着延伸。因为用于产生辅助磁场的辅助电流Ia流过写入字线WWLi，优选地，在磁致电阻效应元件的自由层附近设定写入字线WWLi。
位线BL(L)的一端与CMOS型驱动器/汇流器DS1连接，驱动器/汇流器DS1包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PB和N沟道MIS晶体管NA。P沟道MIS晶体管PB和N沟道MIS晶体管NA在电源端子Vdd和Vss之间串联连接。
位线BL(L)的一端还与MIS晶体管PB和NA之间的连接点相连接。向P沟道MIS晶体管PB的栅输入控制信号bBj，向N沟道MIS晶体管NA的栅输入控制信号Aj。
位线BL(L)的另一端通过作为列选择开关的N沟道MIS晶体管NF与检测放大器S/A连接。检测放大器S/A包括例如差分放大器，且基于参考电压REF确定在自旋注入FET中存储的数据的值。
检测放大器S/A的输出信号成为被选择的自旋注入FET的读出数据Rout。
控制信号Fj是用来选择第j列的列选择信号，且控制信号Fj被输入到N沟道MIS晶体管NF的栅中。
位线BL(R)的一端与CMOS型驱动器/汇流器DS2连接，驱动器/汇流器DS2包括控制自旋注入电流Is的产生/切断的P沟道MIS晶体管PA和N沟道MIS晶体管NB。P沟道MIS晶体管PA和N沟道MIS晶体管NB在电源端子Vdd和Vss之间串联连接。
位线BL(R)的一端还与MIS晶体管PA和NB之间的连接点相连接。向P沟道MIS晶体管PA的栅输入控制信号bAj，向N沟道MIS晶体管NB的栅输入控制信号Bj。
位线BL(R)的另一端与汇流器S1连接，汇流器S1包含在读出时接通的N沟道MIS晶体管NE。N沟道MIS晶体管NE连接在位线BL(R)和电源端子Vss之间。
控制信号Ei是用来选择第i行的行选择信号，且控制信号Ei被输入到N沟道MIS晶体管NE的栅中。
写入位线WBLj的一端与CMOS型驱动器/汇流器DS3连接，驱动器/汇流器DS3包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PD和N沟道MIS晶体管NC。P沟道MIS晶体管PD和N沟道MIS晶体管NC在电源端子Vdd和Vss之间串联连接。
写入位线WBLj的一端还与MIS晶体管PD和NC之间的连接点相连接。向P沟道MIS晶体管PD的栅输入控制信号bDj，向N沟道MIS晶体管NC的栅输入控制信号Cj。
写入位线WBLj的另一端与CMOS型驱动器/汇流器DS4连接，驱动器/汇流器DS4包括控制辅助电流Ia的产生/切断的P沟道MIS晶体管PC和N沟道MIS晶体管ND。P沟道MIS晶体管PC和N沟道MIS晶体管ND在电源端子Vdd和Vss之间串联连接。
写入位线WBLj的另一端还与MIS晶体管PC和ND之间的连接点相连接。向P沟道MIS晶体管PC的栅输入控制信号bCj，向N沟道MIS晶体管ND的栅输入控制信号Dj。
在这样的第3例的磁随机存取存储器中，例如，如果作为存储单元的自旋注入FET是N沟道型，控制信号Wi设为“H”，控制信号bBj和Aj成为“L”，控制信号bAj和Bj被设为“H”，则导致自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2。
另一方面，如果控制信号Wi设为“H”，控制信号bBj和Aj成为“H”，控制信号bAj和Bj被设为“L”，则导致自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1。
在此，产生辅助磁场的辅助电流Ia流过写入位线WBLj，写入位线WBLj与流过自旋注入电流Is的位线BL(L)和BL(R)完全独立。
如果自旋注入电流Is从驱动器/汇流器DS1流向驱动器/汇流器DS2，控制信号bCj和Dj成为“H”，控制信号bDj和Cj被设为“L”，则辅助电流Ia从驱动器/汇流器DS3流向驱动器/汇流器DS4。
如果自旋注入电流Is从驱动器/汇流器DS2流向驱动器/汇流器DS1，控制信号bCj和Dj成为“L”，控制信号bDj和Cj被设为“H”，则辅助电流Ia从驱动器/汇流器DS4流向驱动器/汇流器DS3。
图83的情形与图84的情形的差别在于，作为存储单元的自旋注入FET的方向不同。
即，在图83的情形中，行方向是自旋注入FET的沟道长度方向，列方向是沟道宽度方向。另一方面，在图84的情形中，行方向是自旋注入FET的沟道宽度方向，列方向是沟道长度方向。
7.信号定时(timing)波形下面，说明在根据本发明的实施方式的自旋注入FET中写入程序数据时的信号波形。
图85展示了写入时的信号波形。
图85中展示的信号波形是在产生自旋注入电流Is之前开始产生辅助磁场，且即使在自旋注入电流Is切断之后在一预定时间内继续产生辅助磁场的例子。
首先，在时刻t1，把控制信号bCj和Dj成为“H”，把控制信号C1和bDj成为“L”，导致辅助电流Ia的流动。由此，向磁致电阻效应元件的自由层施加辅助磁场。
然后，在时刻t2，如果是N沟道型自旋注入FET把控制信号Wi设为“H”，如果是P沟道型自旋注入FET把控制信号Wi设为“L”，使自旋注入FET接通。
然后，在时刻t3，把控制信号bAj和Bj成为“H”，把控制信号Aj和bBj成为“L”，导致自旋注入电流Is的流动。因此，对磁致电阻效应元件的自由层执行写入(磁化反转)。
在时刻t4，把控制信号bAj和Bj成为“L”，把控制信号Aj和bBi成为“H”，切断自旋注入电流Is。
在时刻t5，如果是N沟道型自旋注入FET把控制信号Wi设为“L”，如果是P沟道型自旋注入FET把控制信号Wi设为“H”，使自旋注入FET截止。
在从自旋注入电流Is被切断的时刻t4后经过一预定时间后的时刻t6，例如，在从时刻t4经过几十纳秒后的时刻t6，把控制信号bCj和Dj成为“L”，把控制信号Cj和bDj成为“H”，切断辅助电流Ia，消除辅助磁场。
在实施方式的信号定时波形中，在流过自旋注入电流Is之前提供辅助电流Ia以产生辅助磁场。但是，如上所述，也可以在与自旋注入电流Is流过的同时或在自旋注入电流Is流过之后产生辅助磁场。
8.解码器下面，说明产生控制信号Aj、Bj、Cj、Dj、bAj、bBj、bCj和bDj以及控制信号Ci、Di、bCi和bDi的解码器。
在向自旋注入FET写入数据时，解码器控制驱动器/汇流器以根据程序数据的值来确定自旋注入电流Is和辅助电流Ia的方向。解码器还控制驱动器/汇流器以确定自旋注入电流Is和辅助电流Ia的供给/切断的定时。
图86展示了产生控制信号Wi的解码器的例子。
本例是解码器用于N沟道型自旋注入FET的例子。解码器包含AND门电路。当激活信号W和行地址信号RAi都设为“H”时控制信号Wi变为“H”。
图87展示了产生控制信号Aj和bAj的解码器的例子。
该解码器包含AND门电路。当激活信号A和列地址信号CAj都设为“H”时，控制信号Aj变为“H”，控制信号bAj变为“L”。
图88展示了产生控制信号Bj和bBj的解码器的例子。
该解码器包含AND门电路。当激活信号B和列地址信号CAj都设为“H”时，控制信号Bj变为“H”，控制信号bBj变为“L”。
图89展示了产生控制信号Cj和bCj的解码器的例子。
图89的解码器用于其中流过辅助电流的位线在列方向上延伸的自旋注入FET。
该解码器包含AND门电路。当激活信号C和列地址信号CAj都设为“H”时，控制信号Cj变为“H”，控制信号bCj变为“L”。
图90展示了产生控制信号Dj和bDj的解码器的例子。
图90的解码器用于其中流过辅助电流的位线在列方向上延伸的自旋注入FET。
该解码器包含AND门电路。当激活信号D和列地址信号CAj都设为“H”时，控制信号Dj变为“H”，控制信号bDj变为“L”。
图91展示了产生控制信号Ci和bCi的解码器的例子。
图91的解码器用于其中流过辅助电流的位线在行方向上延伸的自旋注入FET。
该解码器包含AND门电路。当激活信号C和行地址信号RAi都设为“H”时，控制信号Ci变为“H”，控制信号bCi变为“L”。
图92展示了产生控制信号Di和bDi的解码器的例子。
图92的解码器用于其中流过辅助电流的位线在行方向上延伸的自旋注入FET。
该解码器包含AND门电路。当激活信号D和行地址信号RAi都设为“H”时，控制信号Di变为“H”，控制信号bDi变为“L”。
图93-97展示了产生激活信号W、A、B、C和D的解码器的例子。
激活信号W、A、B、C和D变成“H”或“L”的定时由程序数据DATA0或DATA1的值决定。
在图94-97中，DATA1是写入数据为“1”时变成“H”的信号，DATA0是写入数据为“0”时变成“H”的信号。
图98和99展示了基于写入信号WRITE产生控制信号a、b、c、d、e和f的延迟电路1-6。
采用延迟电路1-6时控制信号a、b、c、d、e和f的波形示于图100。
在此场合中，单元选择期间为T2，辅助电流Ia(辅助磁场)供给期间为T3，自旋注入电流Is供给期间为T1(T3＞T2＞T1)。
在实施方式中，在流过自旋注入电流Is之前设定流过辅助电流Ia的定时。但是，也可以在与自旋注入电流Is流过的同时或在自旋注入电流Is流过之后设定流过辅助电流Ia的定时。
图101和图102展示了延迟电路1-6的例子。
图101的例子是反相器型，其中延迟电路由多个串联连接的反相器构成。延迟时间可以由反相器的个数控制。图102的例子是RC型，其中延迟电路由电阻器R和电容器C构成。延迟时间可以由电阻器R的电阻值和电容器C的电容值控制。
9.其它变形下面，说明根据本发明的实施方式的自旋注入FET的其它变形。
诸如Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO和Fe2O3的材料可以用作固定构成自旋注入FET的被钉扎层的磁化方向的反铁磁性体。
在被钉扎层具有SAF结构时，构成被钉扎层的多个铁磁性体由具有单轴各向异性的材料构成。在自由层具有SAF结构时，构成自由层的多个铁磁性体由具有单轴各向异性的材料构成。
在成为自由层的铁磁性体至少由具有铁磁性层/非磁性层/铁磁性层/反铁磁性层的结构形成、以采取所谓的双钉扎结构时，非磁性层由从例如由Cu、Ag、Au、Zr、Hf、Rh、Pt、Ir和Al构成的组中选择的至少一种金属、或包含其中的至少一种金属的合金构成。此时，两个被钉扎层的磁化方向被取向在相反的方向上。
在这种场合中，非磁性层可以由从由Ru、Cr、Mn、V和Ir构成的组中选择的至少一种金属、或包含其中的至少一种金属的合金构成。此时，两个被钉扎层的磁化方向被取向在相同的方向上。
构成被钉扎层和自由层的铁磁性体的厚度设在0.1nm-100nm的范围内。优选地，为了保证铁磁性体不变成超顺磁性体，铁磁性体的厚度不小于0.4nm。
为了用尽可能小的自旋注入电流执行磁化反转，构成自旋注入FET的自由层可以用在垂直方向(自旋注入电流流过方向)上由电介质材料相互分离开来的多个柱状层(铁磁性体粒)形成。
这种场合中，多个柱状层可以由Co、Fe、Ni或它们的合金、或者从由Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt和Co-Cr-Pt构成的组中选择的至少一种合金构成。
在构成自旋注入FET的自由层中，物理性能诸如磁性能、结晶性、机械性能、化学性能等可以通过向铁磁性体加入诸如Ag、Cu、Au、Al、Ru、Os、Re、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nb的非磁性元素来调节。
10.实验例下面，说明实验例。
(1)第1实验例第1实验例来自具有图48-51的结构的自旋注入FET。
试样1对应于图49和51的肖特基垫垒型自旋注入FET，且用上述制造方法中的第2例制造。
被钉扎层由(Co70Fe30)80B20构成。由Ru(0.95)/Co70Fe30/PtMn/Ta构成的结构与被钉扎层相结合，在该结构上形成导电性多晶硅。自由层由(Co70Fe30)80B20构成。由Cu(5)/Co70Fe30/PtMn/Ta构成的结构与自由层相结合，在该结构上形成导电性多晶硅。
为了进行试样1的检查，在形成多个自旋注入FET后用绝缘层涂敷自旋注入FET，然后在绝缘层内形成到达被钉扎层和自由层的接触孔，并在接触孔内形成作为测量电极的铝布线。
试样2对应于图48和50的隧道垫垒型自旋注入FET，且用上述制造方法中的第3例制造。
被钉扎层由(Co70Fe30)80B20构成。由Ru(0.95)/Co70Fe30/PtMn/Ta构成的结构与被钉扎层相结合，在该结构上形成导电性多晶硅。自由层由(Co70Fe30)80B20构成。由Au(5)/Co70Fe30/PtMn/Ta构成的结构与自由层相结合，在该结构上形成导电性多晶硅。
为了进行试样2的检查，在形成多个自旋注入FET后用绝缘层涂敷自旋注入FET，然后在绝缘层内形成到达被钉扎层和自由层的接触孔，并在接触孔内形成作为测量电极的铝布线。
在试样1和2中分别形成写入字线。
在对试样1和2测定多个自旋注入FET对磁场的依赖性时，在所有的自旋注入FET中都得到了好的结果。
图63展示了有关试样1的自旋注入FET的特性，图66展示了有关试样2的自旋注入FET的特性。
这些特性图表明了自旋注入FET的漏电流对源和漏之间的电压的依赖关系。
从图63和66可以看出，在试样1和2中都是，根据自旋注入FET的磁化状态(平行/反平行)，漏电流带有充分的容限(margin)地变化。还确认了随着自旋注入FET的栅电压V栅增加漏电流也增加的放大作用。
由此发现，根据本发明的实施方式的自旋注入FET可以充分地用于诸如可重构逻辑电路和磁随机存取存储器的新型器件中。
图103展示了有关试样1的热扰动，图104展示了有关试样2的热扰动。
在获得这些结果时，为了明确与现有技术(图7)的效果的差别，基本上采用了与现有技术相同的条件。
即，栅电压设为恒定(1.5V)，通过在自旋注入FET中流过脉冲宽度为50ns的自旋注入电流进行写入。辅助电流设为0.8mA，从切断自旋注入电流到切断辅助电流的延迟时间设为20ns。
在源-漏脉冲电压为正时，自旋注入FET的磁化状态成为平行。在源-漏脉冲电压为负时，自旋注入FET的磁化状态成为反平行，在这两种情形下，切换(磁化反转)所需的自旋注入电流的波动都非常小。
在栅电压V栅设为1.0V时测定了自旋注入FET的漏电流。
在自旋注入FET的磁化状态为平行时，漏电流成为大于200μA/μm2的大值。在自旋注入FET的磁化状态为反平行时，漏电流成为小于50μA/μm2的小值。在这两种情形下，由写入时的热扰动造成的漏电流的波动非常小。
由此，根据第1实验例，确认了根据本发明的实施方式的自旋注入FET在作为写入时的热扰动问题的对策方面是非常有效的。
这些结果与产生辅助磁场的定时无关，即，产生辅助磁场的定时与流过自旋注入电流的定时无关。
(2)第2实验例第2实验例来自具有图52-55的结构的自旋注入FET。
试样1对应于图53和55的肖特基垫垒型自旋注入FET，且用上述制造方法中的第2例制造。
被钉扎层由(Co70Fe30)80B20构成。由Ru(0.95)/Co70Fe30/PtMn/Ta构成的结构与被钉扎层相结合，在该结构上形成导电性多晶硅。自由层由(Co70Fe30)80B20构成。由Ru(5)/Co70Fe30/PtMn/Ta构成的结构与自由层相结合，在该结构上形成导电性多晶硅。
为了进行试样1的检查，在形成多个自旋注入FET后用绝缘层涂敷自旋注入FET，然后在绝缘层内分别形成到达被钉扎层和自由层的接触孔，并在接触孔内形成作为测量电极的铝布线。
试样2对应于图52和54的隧道垫垒型自旋注入FET，且用上述制造方法中的第3例制造。
被钉扎层由(Co70Fe30)80B20构成。由Ru(0.95)/Co70Fe30/PtMn/Ta构成的结构与被钉扎层相结合，在该结构上形成导电性多晶硅。自由层由(Co70Fe30)80B20构成。由V(5)/Co70Fe30/PtMn/Ta构成的结构与自由层相结合，在该结构上形成导电性多晶硅。
为了进行试样2的检查，在形成多个自旋注入FET后用绝缘层涂敷自旋注入FET，然后在绝缘层内分别形成到达被钉扎层和自由层的接触孔，并在接触孔内形成作为测量电极的铝布线。
在试样1和2中分别形成写入字线，写入字线涂敷有软磁性材料(磁轭材料)。
在对试样1和2测定多个自旋注入FET对磁场的依赖性时，如图63和66所示，象在第1实验例中那样，在所有的自旋注入FET中都得到了好的结果。
图105展示了有关试样1的热扰动，图106展示了有关试样2的热扰动。
在获得这些结果时，为了明确与现有技术(图7)的效果的差别，基本上采用了与现有技术相同的条件。
即，栅电压设为恒定(1.5V)，通过在自旋注入FET中流过脉冲宽度为50ns的自旋注入电流进行写入。辅助电流设为0.4mA，从切断自旋注入电流到切断辅助电流的延迟时间设为20ns。
在试样1和2中，由于写入字线具有磁轭布线结构，辅助电流比第1实验例中的辅助电流小。
在源-漏脉冲电压为正时，自旋注入FET的磁化状态成为平行。在源-漏脉冲电压为负时，自旋注入FET的磁化状态成为反平行，在这两种情形下，切换(磁化反转)所需的自旋注入电流的波动都非常小。
在栅电压V栅设为1.0V时测定了自旋注入FET的漏电流。
在自旋注入FET的磁化状态为平行时，漏电流成为大于200μA/μm2的大值。在自旋注入FET的磁化状态为反平行时，漏电流成为小于50μA/μm2的小值。在这两种情形下，由写入时的热扰动造成的漏电流的波动非常小。
由此，根据第2实验例，确认了根据本发明的实施方式的自旋注入FET在作为写入时的热扰动问题的对策方面是非常有效的。
这些结果与产生辅助磁场的定时无关，即，产生辅助磁场的定时与流过自旋注入电流的定时无关。
11.其它本发明的实施方式可以提供热稳定性优良、且解决了元件破坏问题的自旋注入FET。
权利要求
1.一种自旋注入场效应晶体管，包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；以及控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道。
2.如权利要求1所述的自旋注入场效应晶体管，其特征在于还包括流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器。
3.如权利要求2所述的自旋注入场效应晶体管，其特征在于即使在切断上述自旋注入电流以后，上述辅助电流的流动也持续一预定时间。
4.如权利要求2所述的自旋注入场效应晶体管，其特征在于上述自旋注入电流的路径与上述辅助电流的路径相互重叠。
5.如权利要求2所述的自旋注入场效应晶体管，其特征在于上述自旋注入电流的路径与上述辅助电流的路径相互分离。
6.如权利要求1所述的自旋注入场效应晶体管，其特征在于还包括在上述第1铁磁性体和上述沟道之间的间隙以及上述第2铁磁性体和上述沟道之间的间隙中的至少一个间隙上形成隧道势垒层。
7.如权利要求6所述的自旋注入场效应晶体管，其特征在于上述隧道势垒层由从由Si、Ge、Al、Ga、Mg、Ti和Ta构成的组中选择的一种元素的氧化物或氮化物构成。
8.如权利要求1所述的自旋注入场效应晶体管，其特征在于上述第1和第2铁磁性体形成在半导体衬底的凹部中，上述沟道形成在上述半导体衬底的表面区域中。
9.如权利要求8所述的自旋注入场效应晶体管，其特征在于上述半导体衬底由从由本征半导体，化合物半导体和高导电性半导体构成的组中选择的一种材料构成，该高导电性半导体是在本征半导体或化合物半导体中掺杂了杂质得到的。
10.如权利要求1所述的自旋注入场效应晶体管，其特征在于上述第1和第2铁磁性体形成在绝缘层上的半导体层中的凹部中，上述沟道形成在上述半导体层的表面区域中。
11.如权利要求1所述的自旋注入场效应晶体管，其特征在于上述第1铁磁性体具有至少包含第1铁磁性层/非磁性层/第二铁磁性层的SAF结构，且在上述第1和第2铁磁性层之间存在反铁磁作用。
12.如权利要求1所述的自旋注入场效应晶体管，其特征在于上述第2铁磁性体由第1铁磁性层形成；上述第2铁磁性体与由非磁性层/第2铁磁性层/反铁磁性层构成的结构结合；上述非磁性层由从由Cu、Ag、Au、Zr、Hf、Rh、Pt、Ir和Al构成的组中选择的至少一种金属或者包含其中的至少一种金属的合金构成；且上述第1铁磁性体的磁化方向和上述第2铁磁性体的磁化方向取向在相反的方向上。
13.如权利要求1所述的自旋注入场效应晶体管，其特征在于上述第2铁磁性体由第1铁磁性层形成；上述第2铁磁性体与由非磁性层/第2铁磁性层/反铁磁性层构成的结构结合；上述非磁性层由从由Ru、Cr、Mn、V和Ir构成的组中选择的至少一种金属或者包含其中的至少一种金属的合金构成；且上述第1铁磁性体的磁化方向和上述第2铁磁性体的磁化方向取向在相同的方向上。
14.如权利要求2所述的自旋注入场效应晶体管，其特征在于还包括用来覆盖上述导电线的表面的软磁性材料。
15.一种自旋注入场效应晶体管，包括第1和第2源/漏扩散层；在上述第1源/漏扩散层上形成的第1铁磁性体，该第1铁磁性体的磁化方向被固定；在上述第2源/漏扩散层上形成的第2铁磁性体，该第2铁磁性体的磁化方向被自旋注入电流改变；位于上述第1和第2源/漏扩散层之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；以及控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道。
16.如权利要求15所述的自旋注入场效应晶体管，其特征在于还包括流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器。
17.如权利要求16所述的自旋注入场效应晶体管，其特征在于即使在切断上述自旋注入电流以后，上述辅助电流的流动也持续一预定时间。
18.一种磁随机存取存储器，包括配置成矩阵形状的自旋注入场效应晶体管，每个自旋注入场效应晶体管包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体，与该磁化方向对应的数据存储在该第2铁磁性体上；位于上述第1和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器，其中，利用磁致电阻效应读出数据。
19.一种可重构逻辑电路，包括串联连接的第1和第2晶体管，该第1晶体管包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1和第2铁磁性体之间的第1沟道；在上述第1沟道上隔着第1栅绝缘层形成的第1栅电极；控制自旋注入电流的取向以确定上述第2铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述第1沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器，其中，根据上述第1晶体管的磁化状态确定逻辑。
20.如权利要求19所述的可重构逻辑电路，其特征在于上述第2晶体管是MIS晶体管和自旋注入FET中的一种，该MIS晶体管不具有铁磁性体，该自旋注入FET的磁化状态是固定的。
21.如权利要求19所述的可重构逻辑电路，其特征在于上述第2晶体管是自旋注入FET，包括。磁化方向被固定的第3铁磁性体；磁化方向被自旋注入电流改变的第4铁磁性体；位于上述第3和第4铁磁性体之间的第2沟道；在上述第2沟道上形成的第2栅绝缘层；在上述第2栅绝缘层上形成的第2栅电极；以及控制自旋注入电流的取向以确定上述第4铁磁性体的磁化方向的第3驱动器/汇流器，上述自旋注入电流流过上述第2沟道。
全文摘要
提供一种自旋注入场效应晶体管、磁随机存取存储器和可重构逻辑电路。该自旋注入场效应晶体管包括磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1铁磁性体和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；控制自旋注入电流的取向以确定上述第二铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器。
文档编号H01L27/02GK1841768SQ200610071020
公开日2006年10月4日 申请日期2006年3月31日 优先权日2005年3月31日
发明者齐藤好昭, 杉山英行, 井口智明 申请人:株式会社东芝