专利名称：结型半导体装置的制造方法
技术领域：
本发明涉及结型半导体装置的制造方法，尤其涉及静电感应晶体管等的结型半导体装置的制造方法。
背景技术：
半导体碳化硅(SiC)与正被广泛应用于器件中的硅相比，由于带隙能量(band gap energy)大等原因，所以适用于高电压/大功率/高温工作，正被期待应用于功率器件等。现在，正踊跃研究开发中的SiC功率器件的结构主要被分类为MOS(金属氧化物半导体)型器件和结型器件。本发明涉及提高静电感应晶体管(Static Induction TransistorSIT)和结型场效应晶体管(Junction Field Effect TransistorJFET)等结型晶体管的性能的技术。
至今为止公开的使用了SiC的SIT、JFET有下述例子。
作为SIT的代表有例如、文献(四戸孝等著“600V5A 4H-SiC SIT withLow RonS of 13m Ωcm2”SIデバイスシンポジウム講演論文集、Vol.17th，pp.41-45)和文献((財)新機能素子開発協会著“平成14年度新エネルギ一·産業技術総合開発機構委託成果報告書、超低損失電力素子技術開発、素子化技術”)中公开的SIT。图8中示出了文献(四戸孝等著“600V5A 4H-SiC SIT with Low RonS of 13m Ωcm2”SIデバイスシンポジウム講演論文集、Vol.17th，pp.41-45)中公开的SIT的截面示意图。该SIT 100由作为n型低电阻层的漏区101、作为n型高电阻层的漂移区102、n型低电阻区的源区103、形成为包围这些源区的p型低电阻区的栅区104、漏极105、源极106、以及栅极107构成。而且，形成了被栅区104夹持的沟道区108。该SIT 100是在漂移区102内没有沟道掺杂层、且表现出即使不向栅极107施加电压时也成为导通状态的常态导通特性的静电感应晶体管。该静电感应晶体管中，在制作栅区104时，进行MeV(兆电子伏)级的高能离子注入。
作为JFET例如有文献(J.H.Zhao et al.“6A，1kV 4H-SiCNormally-off Trenched-and-Implanted Vertical JFETs”MaterialsScience Forum Vols.457-460(2004)pp.1213-1216.)中公开的JFET。图9示出了该文献中公开的JFET的截面结构图。该JFET 110由作为n型低电阻层的漏区111、作为n型高电阻层的漂移区112、n型低电阻层的源区113、p型低电阻区和p型低电阻的栅区114、钝化膜115、漏极116、源极117、栅极118、沟槽(trench)部119、以及源金属层120构成。该JFET的源区宽度d为1.45μm～1.95μm，非常狭窄。而且，沟道区的深度D也有2.1μm深。因此，在该JFET中，为了实现在不向栅极118施加电压时为非导通状态的常态截止特性，需要使源区宽度比1.95μm还窄，非常难以制作。而且，为了使栅区114为低电阻，需要高杂质浓度。而且，在该JFET中，栅区114是通过在进行2μm以上的深沟槽刻蚀而得到的底面和侧面上实施多次离子注入而形成的。
图10A、图10B、图10C是用于说明作为代表性的结型晶体管的静电感应晶体管(SIT)的动作的图。在图10A、图10B、图10C中，标号200表示漏极、标号201表示漏区、标号202表示漂移区、标号203表示源区、标号204表示栅区、标号205表示源极、标号206表示栅极、标号207表示沟道掺杂层。在结型晶体管中，向衬底的两面上设置的源极205和漏极200施加电压，通过施加给包围源区203而设置的栅极206的信号，控制在源/漏之间流过的主电流。示出了该静电感应晶体管中在高电阻层中设置有沟道掺杂层207以使沟道掺杂层207与栅区204连接的常态截止型的例子。
该SIT中，在向栅极206施加截止信号的状态下，没有主电流流过。常态截止型的SIT中，通过对栅极206施加0V或负电压来保持截止状态。如图10A所示，在截止状态下，漂移区202内耗尽区dr宽广、并且沟道掺杂层的电位处于高的状态，所以来自源区203的电子(箭头e)不能在漂移区202内迁移。图10B表示向栅极206施加了比截止状态下的电压高的电压的状态。当施加比截止状态下的电压高的电压作为栅电压时，耗尽区dr变小，并且沟道掺杂层的电位变低，晶体管成为导通状态，来自源极205的电子电流(箭头e)流向漏极200。而且，在进一步向栅极206施加正电压时，栅/源之间形成的pn结成为正向偏置，如图10C所示，引起从栅区204向漂移区202的空穴注入(箭头h)。由于该空穴注入，发生从源区203起的电子注入，使漂移区的电传导率变得更高，以将在n型漂移区中因空穴注入而发生的正电荷中和。由此，使导通电阻变得更低。
这样，为了得到更低的导通电压(电阻)，使向栅极施加正电压而从源区注入到漂移区的电子增加是有效的。此时，在栅/源之间形成的pn结成为正向偏置，从栅极向源极流入空穴电流。为了使SIT高效率地工作，希望以更少的栅电流来控制更多的漏电流。因此，电流放大率(＝漏电流/栅电流)成为重要参数。
接着，对由高能离子注入所引起的损伤给复合态(recombinationstates)带来的影响进行考察。由于SiC中杂质的扩散系数小，所以在SiC中选择性地形成深的导电区域时，不能采用通常在硅中所使用的热扩散法，而一般利用MeV级的高能离子注入。纵型的结型晶体管的栅区也一般通过高能离子注入来形成。这样形成的离子注入层和其周围残留有在其后的活化热处理中无法完全恢复的晶体缺陷。该晶体缺陷成为电子和空穴的复合态。因此，在向如图10C所示的SIT的栅极206施加正偏压、以使其动作的情况下，从栅区204注入的空穴(箭头h2)和从源区203注入的电子(箭头e2)经存在于栅区204附近的复合态(图中以x标记表示)进行复合，由此降低了电流放大率。
下面，对常态截止特性进行说明。在功率器件中，因发生某种异常而中断了给栅极的控制信号的情况下，希望器件变为截止状态。因此，在功率器件中，具有常态截止特性成为重要的条件。在上述的图8的结构中，为了获得常态截止特性，必须使相邻的栅区间距离和源区宽度极短。图11A和图11B是分别表示对源区宽度窄的现有的器件和源区宽度宽的器件进行比较的图。图11A表示源区宽度窄的情况，图11B表示源区宽度宽的情况。标号200表示漏极、标号201表示漏区、标号202表示漂移区、标号203表示源区、标号204表示栅区、标号205表示源极、标号206表示栅极。
如图11A所示的器件，如果使源区宽度变窄、栅区间距离变短，则制造变困难，同时如图所示在器件整个面积中所占有的有效区域(图中以标号ER表示)减少，其结果，导通电压(电阻)上升。
在图8所示的SIT的情况下，通过MeV级的高能离子注入来形成栅区，所以在从栅极注入了少数载流子的情况下，经由离子注入所引起的复合态的复合变多，不能提高在漏/源之间的高电阻层发生电导率调制的双极模式工作时的特性。而且，由于是没有引入沟道掺杂结构的结构，所以很难获得常态截止特性。
在图9所示的JFET的情况下，为了得到常态截止特性，必须制作宽1.5μm、深2μm左右的极其微细的沟槽结构，而且还必须设置栅层直到其侧壁，制造困难。而且，不得不降低器件中源区所占的比例，成为改善导通电压(电阻)的障碍。
在向栅极施加正偏压而使现有的结型晶体管工作的情况下，从栅区注入的空穴和从源区注入的电子经由离子注入而产生的表面态(surfacestates)进行复合，存在电流放大率降低的问题。
而且，在现有的结型晶体管中，为了得到常态截止特性，必须使相邻的栅区间距离和源区宽度极短。如果使源区宽度变窄、使栅区间距离变短，则难于制造，并且在器件整个面积中占有的有效区域减少，其结果，存在导通电压(电阻)上升的问题。
因此，希望建立一种器件结构的结型半导体装置的制造方法，能够以容易的制造工序来实现汽车的电动机控制用等所要求的具有常态截止特性的高性能的结型器件。
发明内容
本发明提供一种结型半导体装置的制造方法，包括在第一导电型的半导体衬底的一个面上形成第一高电阻层的工序；在第一高电阻层上形成沟道掺杂层的工序；在沟道掺杂层上形成第二高电阻层的工序；在第二高电阻层上形成作为源区的第一导电型的低电阻层的工序；进行局部刻蚀直至低电阻层和第二高电阻层的中途深度的工序；在已刻蚀的部分的下部形成栅区的工序；在栅区和源区之间的区域的表面形成保护膜的工序；在低电阻层上接合源极、在栅区上接合栅极、以及在半导体衬底的另一面上接合漏极的工序；以及在源极和栅极的上方形成上层电极的工序。
根据本发明，与现有的结型晶体管的制造方法不同，在预先刻蚀至源区下面和沟道掺杂层上面之间的高度的面上，使用较低能量的离子注入来形成栅区。由此，能够减少由在离子注入时发生的、在其后的活化热处理中也不能恢复的晶体缺陷引起的复合态。在使用了本发明的制造方法的结型晶体管中，从栅区注入的少数载流子和从源区注入的多数载流子的复合得到抑制，可以提高电流放大率、能够减小导通电压(电阻)。
上述结型半导体装置的制造方法，优选使用离子注入法来进行形成栅区的工序。
上述离子注入法的注入能量优选在大于等于几十KeV、小于等于1MeV。
用于上述结型半导体装置中的半导体晶体优选为碳化硅。
图1是本发明的实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的局部截面图。
图2是本发明的实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的俯视图。
图3A是说明本实施例的结型半导体装置的动作的图，是表示向栅极施加小于等于夹断(pinch off)电压的电压时的状态的图。
图3B是说明本实施例的结型半导体装置的动作的图，是表示向栅极施加大于等于夹断电压的电压时的状态的图。
图3C是说明本实施例的结型半导体装置的动作的图，是表示向栅极施加了更高电压时的状态的图。
图4A是表示现有工艺时的SIT的电流电压特性的图。
图4B是表示本发明的工艺时的SIT的电流电压特性的图。
图5是表示通过本发明的实施例的结型半导体装置的制造方法来制造静电感应晶体管的工序的流程图。
图6A～6D是表示通过本发明的实施例的结型半导体装置的制造方法来制造静电感应晶体管的各工序中的半导体衬底的截面图。
图7A～7C是表示通过本发明的实施例的结型半导体装置的制造方法来制造静电感应晶体管的各工序中的半导体衬底的截面图。
图8是现有的SIT的截面示意图。
图9是现有的JFET的截面示意图。
图10A～10C是说明现有的典型的结型晶体管的动作的图。
图11A、11B是表示对源区宽度窄的器件和源区宽度宽的器件进行比较的图。
具体实施例方式
下面，参照附图对本发明的优选实施方式进行详细说明。
图1和图2分别是本发明的实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的局部的截面结构图和俯视结构图。图2中示出了具有5个源极的静电感应晶体管的例子，图1放大示出了图2的A-A截面处的1个源极的结构。静电感应晶体管10中设置有由形成于碳化硅(SiC)晶体的一个面上的n型(第一导电型)低电阻层(n+层)构成的漏区11；由形成于SiC晶体的另一个面上的n型低电阻层(n+层)构成的源区12；形成于源区12的周围的p型(第二导电型)栅区13；源区12和漏区11之间的n型高电阻层(n-层)14；以及设置于n型高电阻层14内、并与栅区13连接的p型沟道掺杂层15。而且，在静电感应晶体管10中，在栅区13和源区12之间的SiC晶体的表面上设有表面保护膜17。并且，在静电感应晶体管10中，还设有与漏区11接合的漏极18、与源区12接合的源极19、与栅区13接合的栅极20。而且，图2中示出了设置于源极19和栅极20的上部的上层电极21。
图3A、图3B、图3C是说明本实施例的静电感应晶体管的动作的图。图3A中示出了该静电感应晶体管10中，在源极19和漏极18之间施加漏电压VD，向栅极20施加小于等于夹断电压的电压的状态。此时，在漂移区14b内的耗尽区dr宽广，并且，沟道掺杂层15的电位高，所以来自源区12的电子(箭头e)被耗尽层dr和沟道掺杂层15的障壁阻挡，不能流入漂移区14b。另一方面，如图3B所示，在向栅极20施加大于等于夹断电压的电压时，耗尽层dr变窄，并且，沟道掺杂层15的电位下降，电子(箭头e2)流入源极19和漏极18之间，电流流过。并且，如图3C所示，如果进一步向栅极20施加电压，则发生从栅区13向漂移区14b的空穴(箭头h1)注入。由此，为了满足电荷中和条件，发生从源区12起的电子(箭头e1)注入，发生高电阻层的传导率调制。由此，导通电阻也下降。
在由图10A、图10B、图10C所示的现有的制造方法制作的结构中，在施加了电压的情况下，来自源区的电子和来自栅区的空穴复合，从而导致来自源区的、到达漏极的电子减少。因此，电流放大率下降。但是，根据本发明的后述的制造方法，预先对要形成栅区的部分进行刻蚀，刻蚀从源区下面起到沟道掺杂层上面之间的深度，然后，通过较低能量的离子注入来形成栅区。通过使用该工艺，可以降低在离子注入时产生的、通过其后的热处理也不能恢复的晶体缺陷，并能够提高器件的电流放大率。并且，本发明中，通过设置沟道掺杂层，可以在确保常态截止特性的同时，拓宽相邻的栅区间距离或源区宽度。因此，制造变得容易，能够扩大在器件整个面积中占有的有效区域，其结果，可以实现导通电压(电阻)的抑制。
下面，使用图1对依据本发明的实施例所制造的结型半导体装置(以静电感应晶体管(SIT)为例)的结构进行说明。图1中，作为实施例，示出了以阻断电压600V为目标而设计的SIT。衬底使用了从(0001)面偏移了8度的低电阻的n型4H-SiC衬底，在本SIT中，该衬底成为漏区11。衬底上的n型高电阻层14是用于阻断向源/漏间施加的高电压的层，本实施例中设定为厚10μm、杂质浓度1×1016cm-3，以阻断大于等于600V的电压。将高电阻层上的p型沟道掺杂层的厚度和杂质浓度设定成即使在源/漏间施加了高电压时、栅/源间电压VGS＝0V的情况下晶体管也不导通。本实施例中设定为厚0.1μm～0.5μm、杂质浓度2×1017～4×1019cm-3。在沟道掺杂层上夹着厚0.2μm～0.4μm、杂质浓度1×1016cm-3的高电阻层，设置了厚0.2μm～0.4μm、杂质浓度1～4×1019cm-3的低电阻的n型源区。并且，在源区的周围设置了厚2μm、杂质浓度1×1019cm-3左右的低电阻p型栅区。如图2所示，源极是细长的岛状的形状，在一个器件上具有多个源极。一个源极的尺寸为宽3～10μm、长100～1000μm左右。包括栅区和源区在内的单位器件的周期为约10～30μm。
图4中示出了本发明的实施例中的SIT的电流电压特性和没有使用本发明来制作的SIT的特性。并且，将两者的特性值总结于表1中[表1]
在现有方法中，在源区的分离刻蚀前，利用大于等于2MeV的高能离子注入来形成栅区。除了源区分离刻蚀、栅区离子注入的顺序和离子注入条件以外，使用相同的制作工序。图4A示出了以现有的制造方法制作的SIT的电流电压特性，图4B示出了以本发明的制造方法制作的本发明的晶体管的电流电压特性。横轴表示漏电压，纵轴表示漏电流密度。曲线C10、C11、C12、C13、C14、C15分别是栅电流为0、1.52、3.03、4.55、6.06、7.58(A/cm2)的电流电压特性，曲线C20、C21、C22、C23、C24、C25分别表是栅电流为0、1.52、3.03、4.55、6.06、7.58(A/cm2)的电流电压特性。根据这些电流电压特性，如表1所示，使用现有的制造方法的情况下，电流放大率和导通电压分别为13和1.2。另外，在使用本发明的制造方法的情况下，电流放大率和导通电压分别为44和0.8。显然，使用本发明的制作工艺大大地改善了电流放大率和导通电压。并且，比较各种结构的SIT，可以确认平均大约3倍左右的电流放大率。
下面，对本发明的实施例的结型半导体(以SIT为例)的制造方法进行说明。图5是表示利用本发明的实施例的结型半导体装置的制造方法来制造静电感应晶体管(SIT)的工序的流程图。并且，图6A～6D和图7A～7C是在各工序下的截面结构图。结型半导体装置的制造方法由以下工序构成在第一导电型的半导体衬底上形成第一高电阻层的工序(步骤S11)；在第一高电阻层上形成沟道掺杂层的工序(步骤S12)；在沟道掺杂层上形成第二高电阻层的工序(步骤S13)；形成作为源区的第一导电型的低电阻层的工序(步骤S14)；进行局部刻蚀直至低电阻层和第二高电阻层的中途深度的工序(步骤S15)；在刻蚀工序中刻蚀掉的部分的下部形成栅区的工序(步骤S16)；形成表面保护膜的工序(步骤S17)；形成源极、栅极、以及漏极的电极形成工序(步骤S18)；以及在源极和栅极侧形成上层电极的工序(步骤S19)。
在形成第一高电阻层的工序(步骤S11)中，通过外延生长法在SiC高浓度n型衬底30上以10μm的厚度外延生长以浓度1×1016cm-3的氮作为杂质进行了掺杂的SiC层31。然后，在形成沟道掺杂层的工序(步骤S12)中，通过外延生长法，以铝作为杂质，按照1×1017～1×1019cm-3的浓度，生长0.1～0.5μm的SiC层32。在形成高电阻层的工序(步骤S13)中，在上述步骤之后，按照0.2～0.5μm的厚度外延生长以浓度1×1016cm-3的氮作为杂质进行了掺杂的SiC层33。然后，在形成低电阻层的工序(步骤S14)中，在SiC层33上，按照0.2～0.4μm的厚度外延生长以浓度1～5×1019cm-3的氮作为杂质进行了掺杂的SiC层34(图6A)。沟道掺杂层(SiC)32和源层(SiC层)34也可通过离子注入来形成。
然后，进行用于分离源区的刻蚀工序(步骤S15)(图6B)。刻蚀掩模使用CVD硅氧化膜，在光刻工序中形成抗蚀剂图形之后，利用RIE等对CVD硅氧化膜进行刻蚀，而且将CVD硅氧化膜作为掩模35来对SiC进行刻蚀。在SiC刻蚀中可以利用使用了SF6等的RIE等。刻蚀从源层34的下面起进行至沟道掺杂层32的上面之间的高度。本实施例中的刻蚀深度为约0.3～0.6μm。由于刻蚀深度相对于源区宽度和栅区宽度而言较浅，所以容易实施。
在形成栅区的工序(步骤S16)中，通过选择性离子注入形成p型栅区G。图6C中，首先，形成离子注入掩模36，该离子注入掩模36用于保护不在表面形成栅区的区域。
作为掩模材料可以利用CVD(化学气相沉积法)硅氧化膜或金属。
光刻工序中，涂布抗蚀剂之后，除去要进行离子注入的区域的抗蚀剂。该工序中，利用光致抗蚀剂形成掩模，该掩模以要形成栅区的区域为开口。这是通过利用反应性离子刻蚀(RIE)等进行刻蚀、除去要进行离子注入的区域的掩模材料而形成的。这样，在形成离子注入掩模之后，进行用于形成栅区的离子注入(图中箭头A)。
例如，作为从表面进行离子注入的离子种类可使用铝。若设器件的耐压为600V，则考虑了由沟道掺杂层实现的耐压提高效果，从源区上面到栅区下面的必要距离约为2μm左右。为了不进行源区的分离刻蚀、而形成约2μm深的栅区，需要以2MeV左右的高能量进行离子注入。本实施例中，由于在源区的分离刻蚀中进行了0.3～0.6μm的刻蚀，所以可以将离子注入能量降低至1MeV左右。注入量设计成使杂质浓度为大约1×1018～1×1019cm-3。注入后，通过刻蚀除去离子注入掩模36(图6D)。
离子注入后，以电的方式在半导体中对注入离子进行活化，同时进行用于消除由于离子注入而产生的晶体缺陷的活化热处理。使用高频热处理炉等，在1700～1800℃左右的高温下进行约10分钟左右的热处理。使用氩气作为气氛气体。
在形成保护膜38的工序(S17)中，如图7A所示，首先，为了除去在离子注入和活化热处理的工序中形成的表面层，进行热氧化后除去氧化膜的牺牲氧化。氧化条件为例如在干氧气中、1100℃下、20小时等。氧化膜的除去中使用氟化氢。在牺牲氧化后，再次进行热氧化，形成氧化膜。其后，进行用于减少SiC氧化膜界面的杂质态(impurity level)的热处理(POAPost Oxidation Anneal，氧化后退火)。POA在氢、氮氧化物(NO、N2O)或氩气氛中，在800～1300℃左右的高温下进行。POA之后，形成CVD氧化膜或CVD氮化膜。
之后，在源区、栅区、漏区上分别形成电极SC、GC、DC(图7B)。源极、漏极使用镍或钛，栅极使用钛/铝等。各电极通过蒸镀或溅镀等形成，图形形成中可采用光刻工艺和干法刻蚀、湿法刻蚀、剥离(lift-off)法等。并且，形成电极后，进行热处理，以减小金属和半导体的接触电阻。条件为800～1000℃、10～30分钟左右。
最后，进行上层配线工序，把分离后的源极取出为一个电极(图7C)。形成了CVD氧化膜等作为层间膜40之后，通过光刻工艺和刻蚀，除去源极部分的CVD氧化膜等，使源极露出之后，层叠上层电极OC。电极材料使用铝。
这样，可以制造图1和图2所示的具有常态截止特性的高性能SIT。并且，关于各层的厚度和离子注入能量等，本实施例所示的具体数值只不过是一个例子，可以在实现本发明的范围内适当变更。
并且，本实施例中，也可以是将工艺说明中的P和N的极性反转后的相反极性的类型。并且，本实施例中，对SiC的示例进行了说明，但本发明也可适用于其它的半导体。
本发明可以用于高性能的结型半导体装置及其制造。
权利要求
1.一种结型半导体装置的制造方法，其特征在于，包括在第一导电型的半导体衬底(30)的一个面上形成第一高电阻层(31)的工序；在所述第一高电阻层(31)上形成沟道掺杂层(32)的工序；在所述沟道掺杂层(32)上形成第二高电阻层(33)的工序；在所述第二高电阻层(33)上形成作为源区的第一导电型的低电阻层(34)的工序；进行局部刻蚀直到所述低电阻层(34)和所述第二高电阻层(33)的中途深度的工序；在所述刻蚀后的部分的下部形成栅区(G)的工序；在所述栅区(G)和所述源区之间的区域的表面形成保护膜(38)的工序；在所述低电阻层上接合源极(SG)、在所述栅区上接合栅极(GC)、以及在所述半导体衬底的另一面上接合漏极(DC)的工序；以及在源极(SC)和栅极(GC)的上方形成上层电极(OC)的工序。
2.根据权利要求1所述的结型半导体装置的制造方法，其特征在于，使用离子注入法来进行形成所述栅区的工序。
3.根据权利要求2所述的结型半导体装置的制造方法，其特征在于，所述离子注入法中的注入能量大于等于几十keV小于等于1MeV。
4.根据权利要求1所述的结型半导体装置的制造方法，其特征在于，所述结型半导体装置所使用的半导体晶体为碳化硅。
全文摘要
结型半导体装置的制造方法。该结型半导体装置的制造方法由以下工序构成第一高电阻层形成工序；沟道掺杂层形成工序；第二高电阻层形成工序；形成作为源区的第一导电型的低电阻层(34)的工序；进行局部刻蚀直至低电阻层(34)和第二高电阻层(33)的中途深度的工序；在刻蚀工序中刻蚀后的部分的下部形成栅区(G)的工序；以及在栅区(G)和源区之间的区域的表面形成保护膜(38)的工序。在预先刻蚀到了源区下面和沟道掺杂层的上面之间的高度的面上，使用较低能量的离子注入来形成栅区。
文档编号H01L21/337GK1838390SQ20061006538
公开日2006年9月27日 申请日期2006年3月23日 优先权日2005年3月23日
发明者野中贤一, 桥本英喜, 横山诚一, 岩永健介, 齐藤吉三, 岩黑弘明, 清水正章, 福田祐介, 西川恒一, 前山雄介 申请人:本田技研工业株式会社, 新电元工业株式会社