专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体地，涉及包括金属硅化物栅极的半导体器件及其制造方法。
背景技术：
为了提高MISFET(金属-绝缘体-半导体场效应晶体管)器件的特性，人们提出只由金属硅化物形成栅极的技术。与多晶硅-金属硅化物(polycide)结构的栅极相比，只由金属硅化物形成的栅极可以减少栅电阻，并且也可以抑制栅极的耗尽。
作为只由金属硅化物形成栅极的技术，人们提出了在将要形成栅极的部位形成非晶硅或多晶硅的虚设电极，沉积金属，并进行用于硅化反应的热处理，以将虚设电极替换为金属硅化物。当使用金属材料防止硅衬底的沾污等时，对于通过与栅极自对准形成源/漏区的传统工艺，这种技术与其保持一致。
另外，已知施加到硅晶体的张应变提高晶体中电子的迁移率，并且人们提出利用这个特性的半导体器件结构。这些结构的已知实例是用于施加应力、称作应力膜(stressor film)的膜，其形成为覆盖栅极。作为应力膜，主要使用基于氮化硅的绝缘膜，例如氮化硅膜、氮氧化硅膜等。从栅极的侧壁到栅极的上表面，在栅极上形成具有张应力的应力膜，从而将张应变施加到沟道区，并且提高了沟道区中电子的迁移率。因此，MIS晶体管可高速工作。
然而，本发明者发现当通过上述技术形成金属硅化物的栅极时，通过使用应力膜将晶格应变引入沟道区很困难。
在通过金属硅化物替代虚设电极的技术中，形成覆盖虚设电极的层间绝缘膜，通过CMP(化学机械抛光)法等平坦化层间绝缘膜的表面，以暴露虚设电极的上表面，然后沉积金属膜，并且进行用于硅化金属膜的热处理，从而将虚设电极替换为金属硅化物。
因此，即使当从侧壁到上表面在虚设电极上形成应力膜时，在平坦化层间绝缘膜的步骤中仍会除去虚设电极上表面上的应力膜，而不能将张应力施加到沟道区。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，该半导体器件使栅极由金属硅化物形成并且在栅极上形成应力膜。
根据本发明的一个方案，本发明提供一种半导体器件，该半导体器件包括n沟道MISFET，其包括在半导体衬底中形成的源/漏区，在源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的栅极，在栅极与沟道区之间具有栅绝缘膜；以及第一绝缘膜，其从栅极的侧壁到栅极的上表面形成在栅极上，具有从1.0到2.0Gpa的张应力，并且将张应力施加到沟道区。
根据本发明的另一个方案，本发明提供一种半导体器件的制造方法，该制造方法包括以下步骤形成n沟道MISFET，该n沟道MISFET包括在半导体衬底中形成的源/漏区，在源/漏区之间具有沟道区；以及在沟道区上由多晶硅形成的栅极，在栅极与沟道区之间具有栅绝缘膜；在半导体衬底上形成第一绝缘膜，在n沟道MISFET栅极上形成的绝缘膜较薄，而在n沟道MISFET源/漏区上形成的绝缘膜较厚；刻蚀第一绝缘膜，以留下源/漏区上的绝缘膜，但暴露栅极；将形成栅极的多晶硅替换成金属硅化物；以及从栅极的侧壁到栅极的上表面在替换为金属硅化物的栅极上形成第二绝缘膜，该第二绝缘膜具有从1.0到2.0Gpa的张应力。
根据本发明，利用绝缘膜的沉积膜厚度的图案依赖性，覆盖MISFET栅极上的绝缘膜较薄，而覆盖MISFET其余表面上的绝缘膜较厚，从而在不使用CMP工艺的情况下可以选择地暴露栅极的上部。MISFET的栅极可以很容易地被替换为金属硅化物。在栅极被替换为金属硅化物之后形成应力膜，该应力膜从栅极的侧壁到栅极的上表面形成在栅极上，从而应力膜可以将所需的张力施加到沟道。因此，与多晶硅-金属硅化物结构的栅极相比，该栅极可以具有较低的栅电阻并且可以防止栅极的耗尽。通过应力膜可以将所需的应力施加到沟道区，并且可以提高沟道中载流子的迁移率。因而，MISFET可以高速工作。
将成为栅极的多晶硅膜被沉积并具有平坦化的表面，这可以减少在用于将栅极替换为金属硅化物的硅化反应工艺中栅绝缘膜的损坏。
图1是根据本发明第一实施例的半导体器件的剖视图。
图2A-2C，3A-3C，4A-4C，5A-5B，6A-6B以及7A-7B示出根据本发明第一实施例的半导体器件在其制造方法的步骤中的剖视图；图8A和图8B是解释平坦化将成为栅极的多晶硅膜表面产生的效果的示意图。
图9是根据本发明第二实施例的半导体器件的剖视图；图10A-10C和图11A-11C是根据本发明第二实施例的半导体器件在其制造方法的步骤中的剖视图；图12是根据本发明修改的实施例的半导体器件的剖视图。
具体实施例方式
参照图1-8B解释根据本发明第一实施例的半导体器件及其制造方法。
图1是根据本实施例的半导体器件的剖视图，其示出该半导体器件的结构。图2A-7B是根据本实施例的半导体器件在其制造方法的步骤中的剖视图，其示出该制造方法。图8A和图8B是解释平坦化将成为栅极的多晶硅膜表面的效果的示意图。
首先，参照图1解释根据本实施例的半导体器件的结构。
在硅衬底10上形成硅化镍的栅极44，且栅绝缘膜12位于硅衬底10与栅极44之间。在栅极44的侧壁上形成氧化硅膜的侧壁绝缘膜22、由氧化硅膜26和氮化硅膜28形成的侧壁绝缘膜30以及氧化硅膜的侧壁绝缘膜34。
在栅极44两侧的硅衬底10表面中形成具有延伸结构的源/漏区38。在源/漏区38上形成硅化镍膜40。在硅化镍膜40上形成氧化硅膜42。
从栅极的侧壁到栅极的上部在栅极上形成氮化硅膜的应力膜46，且侧壁绝缘膜22、30、34位于栅极和应力膜46之间。应力膜46是将张应力或压应力施加到MISFET的沟道区的膜。为此，必须从栅极44的侧壁到栅极44的上表面在整个栅极44上都形成应力膜46。当只在栅极44的上表面上形成应力膜46时，不能将足够的应力施加到沟道区。
如上所述，根据本实施例的半导体器件的主要特征在于栅极44由金属硅化物形成，并且从栅极44的侧壁到栅极44的上表面，在栅极44上形成应力膜46。
应力膜46用于将应力施加到MISFET的沟道区。当MISFET是n型时，该应力膜具有例如从1.0到3.0GPa的张应力，而当MISFET是p型时，该应力膜具有例如从1.0到2.0GPa的压应力。
具有张应力的膜是指在拉伸(strain)衬底的方向将应力施加到衬底的膜。也就是，当在硅衬底上形成张应力的应力膜时，在拉伸硅晶体的方向施加该应力。相反地，具有压应力的膜是指在压缩硅衬底的方向将应力施加到衬底的膜。也就是，当在硅衬底上形成具有压应力的应力膜时，在压缩衬底的方向施加该应力。当将应力施加到硅晶体并且产生应变时，硅晶体各向同性的能带结构的对称性被破坏，并且发生能级分离。因为能带结构变化，由于晶格振动产生的载流子散射减小，并且有效质量减小，从而能够提高载流子的迁移率。
因而，这样构成半导体器件，从而与包括多晶硅-金属硅化物结构的栅极的半导体器件相比，可以减小栅电阻，并且可以防止栅极的耗尽。应力膜46可以将所需的应力施加到沟道区，从而能够提高沟道区中载流子的迁移率。因此，MISFET可以高速工作。
接着，参照图2A-8B解释根据本实施例的半导体器件的制造方法。
首先，通过例如热氧化法在硅衬底10上形成例如1.5nm厚的氧化硅膜。这样，形成氧化硅膜的栅绝缘膜12。栅绝缘膜12可以是其它绝缘膜，例如氮氧化硅膜。
然后，通过例如CVD(化学气相沉积)法在栅绝缘膜12上沉积例如100nm厚的多晶硅膜14。反映生长的晶粒结构的凹坑和凸起出现在通过CVD法形成的多晶硅膜14表面(图2A)。替代多晶硅膜，可以沉积非晶硅膜。
接着，通过例如CMP法抛光整平多晶硅膜14的表面(图2B)。
接着，在平坦化的多晶硅膜14上，通过例如CVD法沉积30nm厚的氧化硅膜16。
接着，在氧化硅膜16上，通过光刻形成光致抗蚀剂膜18，其具有将形成的栅极的图案。
接着，使用光致抗蚀剂膜18作为掩膜，各向异性地刻蚀氧化硅膜16和多晶硅膜14，以形成栅极20，作为多晶硅膜14的虚设电极(图3A)。这时，将氧化硅膜16作为用于图案化多晶硅膜14的硬掩膜。
然后，通过例如灰化除去光刻膜18，并且通过例如湿刻蚀除去氧化硅膜16。
接着，通过CVD法沉积例如10nm厚的氧化硅膜并对其进行回蚀，以在栅极20的侧表面上形成氧化硅膜的侧壁绝缘膜22(图3B)。
然后，使用栅极20和侧壁绝缘膜22作为掩膜，注入杂质离子，以在栅极20两侧的硅衬底10中形成作为延伸区的杂质区24(图3C)。
接着，通过CVD法沉积例如10nm厚的氧化硅膜26和例如30nm厚的氮化硅膜28并对其进行回蚀，以在栅极20的侧壁22上形成由氧化硅膜26和氮化硅膜28构成的侧壁绝缘膜30(图4A)。
接着，使用栅极20和侧壁绝缘膜22、30作为掩膜，进行离子注入，以在栅极20两侧的硅衬底10中形成杂质区32(图4B)。
接着，通过CVD法沉积例如50nm厚的氧化硅膜，并且对其进行回蚀，以在栅极20的侧壁上形成氧化硅膜的侧壁绝缘膜34(图4C)。
接着，使用栅极20和侧壁绝缘膜22、30、34作为掩膜，注入杂质离子，以在栅极20两侧的硅衬底10中形成杂质区36。
因而，形成栅极20的杂质区24、32、36的源/漏区38。
接着，通过例如溅射法在整个表面上沉积例如20nm厚的镍膜。
接着，例如在氮气气氛中并且例如在300℃进行热处理3分钟。这个热处理引起暴露硅的栅极20和源/漏区38上发生硅化反应，并且在栅极20和源/漏区38上形成例如10nm厚的硅化镍膜40。
接着，使用例如SPM(硫酸/过氧化氢水溶液)通过湿刻蚀除去未反应的镍膜(图5B)。
通过先在栅极20上形成掩膜，例如氮化硅膜等，可以只在源/漏区38上形成硅化镍膜40。
替代硅化镍膜，可以使用其它金属硅化物膜，例如硅化钛、硅化铬、硅化钴等。
然后，通过例如高密度等离子体CVD法在整个表面上沉积例如50nm厚的氧化硅膜42(图6A)。在形成氧化硅膜42中，膜形成条件设置为使得氧化硅膜42在栅极20上的膜厚比在其余表面(例如在源/漏区38)上的膜厚足够小。例如，在SiH4流速为120sccm、O2流速为220sccm、He流速为500sccm并且功率为LF(低频功率)/HF(高频功率)＝3200W/500W的条件下形成氧化硅膜42，从而氧化硅膜42在栅极20上的厚度比在其余表面上的厚度更小。
替代通过高密度等离子体CVD法沉积的氧化硅膜42，可以通过旋转涂布法沉积SOG膜。通过旋转涂布法，在该方法中涂覆的膜在平坦化膜表面的方向上流动，从而突出部分上的膜厚自然变得比平坦部分上的膜厚小。
然后，通过例如干刻蚀各向异性地刻蚀氧化硅膜42，直到暴露栅极20上的硅化镍膜40。这时，在源/漏区38上形成的氧化硅膜42比在栅极20上形成的氧化硅膜足够厚，所以即使在暴露栅极20上的硅化镍膜之后，在源/漏区38上形成的氧化硅膜42也能覆盖源/漏区上的硅化镍膜40(图6B)。
当刻蚀氧化硅膜42时，可以除去栅极20上的硅化镍膜40。
使用基于氢氟酸水溶液的湿刻蚀可用于刻蚀氧化硅膜42。在这种情况，栅极20上的硅化镍膜40可以与氧化硅膜42一起被刻蚀。
接着，通过例如溅射法在整个表面上沉积30nm厚的镍膜。
接着，例如在氮气气氛中并且例如在400℃进行热处理1分钟。这个热处理使得从栅极20的上表面起栅极20与镍膜之间进行硅化反应，并将整个栅极20直到栅绝缘膜12替换为硅化镍。这样形成硅化镍的栅极44。
这时，由于在源/漏区38上剩余的氧化硅膜42，从而源/漏区38中不会进行硅化反应。因此，不会出现这样的不便，即源/漏区38上的硅化镍膜40增厚，从而引起源/漏区38等的结击穿。
将栅极20替换为硅化镍的硅化反应从栅极20的上表面起进行。当在多晶硅膜14的表面出现凹坑和凸起时，在凹坑中硅化反应较早到达栅绝缘膜12，并且栅绝缘膜12上的硅化反应变得不均匀。结果，存在可能损坏栅绝缘膜12的危险(见图8A)。
与此形成对比，在根据本实施例的半导体器件的制造方法中，在图2B所示的步骤中平坦化多晶硅膜14的表面。因此，从栅极20的上表面起均匀地进行栅极20的硅化(见图8B)，并且能够防止栅绝缘膜12被损坏。
接着，使用例如SPM(硫酸/过氧化氢水溶液)通过湿刻蚀除去未反应的镍膜(图7A)。
然后，在整个表面上沉积例如100nm厚的氮化硅膜，以形成应力膜46(图7B)。形成应力膜46，其从栅极44的侧壁延伸到上表面以覆盖栅极44，并且能够将所需的应力施加到沟道区。
例如，通过LPCVD法，在膜形成温度为500℃、Si2H6流速为60sccm和NH3流速为5slm，以及压力为300托的条件下，沉积作为应力膜46的氮化硅膜，其具有1.5GPa的张应力，从而将张应力施加到沟道区。
对于n沟道MISFET，相对于硅衬底10具有大约从1.0到2.0GPa张应力的应力膜46对提高沟道中电子的迁移率是有效的；而对于P沟道MISFET，相对于硅衬底具有大约从1.0到3.0GPa压应力的应力膜46对提高沟道中空穴的迁移率是有效的。优选为对应于将要形成的MISFET的尺寸、种类、所需的特性适当地设置用于形成应力膜46的条件。
如上所述，根据本实施例，利用绝缘膜42沉积膜厚度的图案依赖性，覆盖MISFET栅极上的绝缘膜较薄，而覆盖MISFET其余表面上的绝缘膜较厚，从而在不使用CMP工艺的情况下可以选择地暴露栅极的上部。这方便了将栅极替换为金属硅化物。在栅极被替换为金属硅化物之后形成应力膜，该应力膜形成于从栅极的侧壁到栅极的上表面，从而该应力膜能够将所需的应力施加到沟道区。
因而，上述本实施例的半导体器件及其制造方法可抑止栅极的耗尽，因而与多晶硅-金属硅化物结构的栅极相比可以减少栅电阻。通过应力膜可以将所需的应力施加到沟道区，从而能够提高沟道中载流子的迁移率。因而，MISFET可以高速工作。
将成为栅极的多晶硅膜在被沉积之后其表面被初始平坦化，从而在用于将栅极替换为金属硅化物的硅化反应工艺中不会损坏栅绝缘膜。
参照图9-11C解释根据本发明第二实施例的半导体器件及其制造方法。用相同的附图标记表示本实施例与图1-8B所示根据第一实施例的半导体器件及其制造方法相同的部件。此外，不再重复两个实施例相同的制造方法步骤以简化对它们的解释。
图9是根据本实施例的半导体器件的剖视图，其示出该半导体器件的结构。图10A-10C和图11A-11C是根据本实施例的半导体器件在其制造方法的步骤中的剖视图，其示出该方法。
在上述的第一实施例中，描述了包括金属硅化物的栅极的MISFET及其制造方法。然而，对于一些半导体器件，只有需要高速工作的逻辑电路等的MISFET的栅极具有硅化物栅，而其它MISFET具有多晶硅-金属硅化物栅或多晶硅栅。在本实施例中，描述包括多个MISFET的半导体器件，所述MISFET具有不同的栅极。
首先，参照图9解释根据本实施例的半导体器件的结构。
在硅衬底10上形成栅长较短的MISFET 50和栅长较长的MISFET 60MISFET 50包括在硅衬底上形成的金属硅化物的栅极44，以及在栅极44两侧的硅衬底10中形成的源/漏区38，其中栅绝缘膜位于硅衬底和金属硅化物栅极44之间。在源/漏区38上形成硅化镍膜40。
MISFET 60包括在硅衬底10上形成的多晶硅的栅极20a，以及在栅极20a两侧的硅衬底10中形成源/漏区38a，其中栅绝缘膜位于硅衬底10和栅极20a之间。在栅极20a和源/漏区38a上形成硅化镍膜40a。
硅化镍膜40形成在MISFET 50的源/漏区38上，在硅化镍膜40上形成氧化硅膜42。氧化硅膜42未延伸到MISFET 50的栅极44上。
氧化硅膜42形成在MISFET 60上并覆盖MISFET 60。也就是，氧化硅膜42在源/漏区38a上形成的硅化镍膜40a上延伸并且也在栅极20a上形成的硅化镍膜40a上延伸。
在上面形成有氧化硅膜42的MISFET 50、60上形成应力膜46。
如上所述，根据本实施例的半导体器件包括栅长较短的MISFET 50和栅长较长的MISFET 60，MISFET 50的栅极44由金属硅化物形成，而MISFET60的栅极20a是多晶硅-金属硅化物。从MISFET50的栅极44的侧壁到栅极44的上表面形成应力膜46。
这样构成半导体器件，从而可以减小具有短栅长的MISFET 50(需要高速工作)的栅电阻，因而可以提高沟道中载流子的迁移率。这样，MISFET将高速工作。具有长栅长的MISFET 60(不需要硅化MISFET 60的整个栅极)可以具有多晶硅-金属硅化物栅结构。
接着，参照图10A-11C将解释根据本实施例的半导体器件的制造方法。
首先，使用与例如图2A-5A所示根据第一实施例的半导体器件的制造方法相同的方式，在硅衬底10上形成具有短栅长的MISFET 50和具有长栅长的MISFET 60，MISFET 50包括多晶硅膜的栅极20和在栅极20两侧的硅衬底10中形成源/漏区38，而MISFET 60包括多晶硅膜的栅极20a和在栅极20a两侧的硅衬底10中形成的和源/漏区38(图10A)。
接着，通过例如溅射法在整个表面上沉积例如20nm厚的镍膜。
接着，例如在氮气气氛中并且例如在300℃进行热处理3分钟。这个热处理引起暴露硅的栅极20、20a和源/漏区38、38a上的硅化反应，并且在栅极20、20a和源/漏区38、38a上形成20nm厚的硅化镍膜40、40a。
接着，使用例如SPM(硫酸/过氧化氢水溶液)通过湿刻蚀除去未反应的镍膜(图10B)。
通过在栅极20和栅极20a上形成氮化硅膜等的掩膜，可以只在源/漏区38、38a上形成硅化镍膜40、40a。
替代硅化镍膜，可以形成其它金属硅化物膜，例如硅化钛、硅化铬、硅化钴化硅等。
然后，通过例如高密度等离子体CVD法在整个表面上沉积例如50nm厚度的氧化硅膜42(图10C)。在形成氧化硅膜42的步骤中，膜形成条件设置为使得氧化硅膜42的膜厚在栅极20上比在其余表面(例如在源/漏区38，38a)上足够小。在例如SiH4流速为120sccm、O2流速为220sccm、He流速为500sccm，并且功率为LF(低频功率)/HF(高频功率)＝3200W/500W的条件下形成氧化硅膜42，从而氧化硅膜42在栅极20上比在其余表面上更薄。
这时，氧化硅膜的膜厚随着基底凸起(栅长)的尺寸而变化。例如，当栅长不大于0.1μm时，电极上的膜厚变得比在其余表面上的膜厚小，但是当栅长不小于约0.2μm时，电极上的膜厚基本上等于其余表面上的模厚。因此，栅极20的栅长例如是0.05μm，而栅极20a的栅长是0.2μm，从而栅极20上的氧化硅膜42的膜厚变得比在其余表面(例如在源/漏区38、38a)上的膜厚足够小，并且栅极20a上的氧化硅膜42的膜厚变得基本上等于在其余表面上的膜厚。
替代通过高密度等离子体CVD法沉积氧化硅膜42，通过旋转涂布法可以沉积SOG膜。通过旋转涂布法，在该方法中涂覆的膜在平坦化膜表面的方向流动，因而突出部分上的膜厚自然变得比在平坦表面上的膜厚小。
然后，通过光刻形成光致抗蚀剂膜48，其覆盖将形成MISFET 60的区域，并暴露将形成MISFET 50的区域。
接着，使用光致抗蚀剂膜48作为掩膜进行干刻蚀，以各向异性地刻蚀氧化硅膜42，直到暴露栅极20上的硅化镍膜40。这时，源/漏区38上的氧化硅膜42比在栅极20上的氧化硅膜厚，所以即使在暴露栅极20上的硅化镍膜40之后，在源/漏区38上的氧化硅膜42仍能覆盖源/漏区38上的硅化镍膜40(图11A)。
当刻蚀氧化硅膜42时，可以除去栅极20a上的硅化镍膜40。
通过使用基于氢氟酸水溶液的湿刻蚀，可以刻蚀氧化硅膜42。在这种情况，可以将硅化镍膜40和氧化硅膜42一起除去。
接着，通过例如灰化除去光致抗蚀剂膜48。
对于未形成光致抗蚀剂膜48而选择暴露的栅极20的上表面，当栅极20上的氧化硅膜42足够薄时，则不必形成光致抗蚀剂膜48。
接着，通过例如溅射法在整个表面上沉积例如30nm厚的镍膜。
然后，例如在氮气气氛中并且例如在400℃进行热处理1分钟。这个热处理使栅极20与镍膜之间进行硅化反应，并将整个栅极20直到栅绝缘膜12替换为硅化镍。这样形成硅化镍的栅极44。
这时，由于在栅极20a和源/漏区38，38a上剩余的氧化硅膜42，在栅极20a和源/漏区38、38a上没有进行硅化反应。
接着，使用例如SPM(硫酸/过氧化氢水溶液)通过湿刻蚀除去未反应的镍膜(图11B)。
然后，在整个表面上沉积例如100nm厚的氮化硅膜，以形成氮化硅的应力膜46。从栅极44的侧壁至栅极44的上表面，在栅极44上形成应力膜46，并且应力膜46可以将所需的应力施加到MISFET50的沟道区。
如上所述，根据本实施例，利用绝缘膜沉积膜厚度的图案依赖性，覆盖具有短栅长的MISFET栅极上的绝缘膜较薄，而覆盖具有长栅长的MISFET栅极上的绝缘膜较厚。因而，在不使用CMP工艺的情况下，可以选择地暴露具有短栅长的MISFET的栅极上部。
因此，在不会使制造步骤复杂的情况下，需要高速工作、具有短栅长的MISFET的栅极可以由金属硅化物形成，而不需要金属硅化物栅、具有长栅长的MISFET可以具有多晶硅-金属硅化物栅。
本发明不限于上述的实施例并且能够覆盖其它各种修改。
例如，在上述第一和第二实施例中，通过硅化(自对准硅化)工艺在栅极20、20a和源/漏区38、38a上形成金属硅化物膜40、40a。然而，可以不形成金属硅化物膜40、40a。
在上述实施例中，在氧化硅膜26上形成氮化硅膜的应力膜46。然而，在氧化硅膜26与应力膜46之间可以形成一层或多层绝缘膜。例如，如图12所示，在氧化硅膜26与应力膜46之间可以形成氧化硅膜70。在栅极20的上表面上可以形成氧化硅膜70。当刻蚀应力膜46以形成到达栅极20的连接孔(未示出)时，氧化硅膜70用于例如防止金属硅化物膜的栅极20损坏的刻蚀停止膜。
在上述的实施例中，形成三级侧壁绝缘膜22、30、34，并且源/漏区由杂质层24、32、36形成。然而，侧壁绝缘膜和所述源/漏区的结构不限于此。
源/漏区可以由一个杂质区形成，或者可以具有LDD结构或延伸结构。在沟道区与源/漏区之间可以设置袋区。优选地，根据源/漏区的结构和其它需求适当地设置侧壁绝缘膜的结构。
权利要求
1.一种半导体器件，包括n沟道金属-绝缘体-半导体场效应晶体管，其包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；以及第一绝缘膜，其从第一栅极的侧壁至第一栅极的上表面形成在第一栅极上，具有从1.0到2.0GPa的张应力，并且将张应力施加到沟道区。
2.如权利要求1所述的半导体器件，其中，在半导体衬底的源/漏区表面上形成金属硅化物膜。
3.如权利要求1所述的半导体器件，其中，第一绝缘膜包括氮化硅。
4.如权利要求1所述的半导体器件，还包括第二绝缘膜，其形成在半导体衬底与第一绝缘膜之间，并覆盖源/漏区。
5.如权利要求4所述的半导体器件，还包括另一金属-绝缘体-半导体场效应晶体管，其包括第二栅极，该第二栅极的栅长比第一栅极的栅长长，并且在该金属-绝缘体-半导体场效应晶体管中，形成在所述第二栅极上延伸的第二绝缘膜，而所述第二栅极具有多晶硅栅结构或多晶硅-金属硅化物栅结构。
6.如权利要求4所述的半导体器件，其中，第二绝缘膜包括氧化硅。
7.如权利要求4所述的半导体器件，还包括第三绝缘膜，其形成在第二绝缘膜与第一绝缘膜之间，并在所述第一栅极上延伸。
8.一种半导体器件包括p沟道金属-绝缘体-半导体场效应晶体管，其包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；以及第一绝缘膜，其从第一栅极的侧壁至第一栅极的上表面形成在第一栅极上，具有从1.0到3.0GPa的压应力，并且将压应力施加到沟道区。
9.如权利要求8所述的半导体器件，其中，在半导体衬底的源/漏区表面上形成金属硅化物膜。
10.如权利要求8所述的半导体器件，其中，第一绝缘膜包括氮化硅。
11.如权利要求8所述的半导体器件，还包括第二绝缘膜，其形成在半导体衬底与第一绝缘膜之间，并且盖源/漏区。
12.如权利要求11所述的半导体器件，还包括另一金属-绝缘体-半导体场效应晶体管，其包括第二栅极，该第二栅极的栅长比第一栅极的栅长长，并且在该金属-绝缘体-半导体场效应晶体管中，形成在所述第二栅极上延伸的第二绝缘膜，而所述第二栅极具有多晶硅栅结构或多晶硅-金属硅化物结构。
13.如权利要求11所述的半导体器件，其中，第二绝缘膜包括氧化硅。
14.如权利要求11所述的半导体器件，还包括第三绝缘膜，其形成在第二绝缘膜与第一绝缘膜之间，并在所述第一栅极上延伸。
15.一种半导体器件的制造方法，包括以下步骤形成n沟道金属-绝缘体-半导体场效应晶体管，该n沟道金属-绝缘体-半导体场效应晶体管包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由多晶硅形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；在半导体衬底和n沟道金属-绝缘体-半导体场效应晶体管上形成第一绝缘膜，其中在第一栅极上形成的第一绝缘膜较薄，而在源/漏区上形成的第一绝缘膜较厚；刻蚀第一绝缘膜以暴露栅极；将形成第一栅极的多晶硅替换为金属硅化物；以及从第一栅极的侧壁至第一栅极的上表面在第一栅极上形成第二绝缘膜，该第二绝缘膜具有从1.0到2.0GPa的张应力。
16.如权利要求15所述的半导体器件的制造方法，其中形成金属-绝缘体-半导体场效应晶体管的步骤包括在半导体衬底上形成栅绝缘膜和多晶硅膜；将多晶硅膜的表面抛光整平；以及图案化多晶硅膜以形成第一栅极。
17.如权利要求15所述的半导体器件的制造方法，在形成金属-绝缘体-半导体场效应晶体管之后且在形成第一绝缘膜之前，还包括以下步骤在半导体衬底的源/漏区表面上形成金属硅化物膜。
18.如权利要求17所述的半导体器件的制造方法，其中，在第一栅极上也形成金属硅化物膜。
19.如权利要求15所述的半导体器件的制造方法，其中，在形成金属-绝缘体-半导体场效应晶体管的步骤中，在半导体衬底上形成包括第二栅极的另一金属-绝缘体-半导体场效应晶体管，该第二栅极的栅长比第一栅极的栅长长；在第一栅极上形成的第一绝缘膜较薄，而在源/漏区和第二栅极上形成的第一绝缘膜较厚；以及刻蚀第一绝缘膜，留下源/漏区和第二栅极上的第一绝缘膜，而除去第一栅极上的第一绝缘膜。
20.如权利要求15所述的半导体器件的制造方法，其中，第一绝缘膜包括通过高密度等离子体化学气相沉积或旋转涂布形成的氧化硅。
21.如权利要求15所述的半导体器件的制造方法，其中，在刻蚀第一绝缘膜的步骤中，在不使用掩膜的情况下刻蚀第一绝缘膜。
22.一种半导体器件的制造方法，包括以下步骤形成P沟道金属-绝缘体-半导体场效应晶体管，该P沟道金属-绝缘体-半导体场效应晶体管包括在半导体衬底中形成的源/漏区，在所述源漏区之间具有沟道区；以及在沟道区上由多晶硅形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；在半导体衬底和p沟道金属-绝缘体-半导体场效应晶体管上形成第一绝缘膜，其中在第一栅极上形成的第一绝缘膜较薄，而在源/漏区上形成的第一绝缘膜较厚；刻蚀第一绝缘膜以暴露第一栅极；将形成栅极的多晶硅替换为金属硅化物；以及从第一栅极的侧壁至第一栅极的上表面，在被替换为金属硅化物的第一栅极上形成第二绝缘膜，该第二绝缘膜具有从1.0到3.0GPa的压应力。
23.如权利要求22所述的半导体器件的制造方法，其中形成金属-绝缘体-半导体场效应晶体管的步骤包括在半导体衬底上形成栅绝缘膜和多晶硅膜；将多晶硅膜的表面抛光整平；以及图案化多晶硅膜以形成第一栅极。
24.如权利要求22所述的半导体器件的制造方法，在形成金属-绝缘体-半导体场效应晶体管之后并且在形成第一绝缘膜之前，还包括以下步骤在半导体衬底的源/漏区表面上形成金属硅化物膜。
25.如权利要求24所述的半导体器件的制造方法，其中，在第一栅极上也形成金属硅化物膜。
26.如权利要求22所述的半导体器件的制造方法，其中，在形成金属-绝缘体-半导体场效应晶体管的步骤中，在半导体衬底上形成包括第二栅极的第二金属-绝缘体-半导体场效应晶体管，该第二栅极的栅长比第一栅极的栅长长；在形成第一绝缘膜的步骤中，在第一栅极上形成的第一绝缘膜较薄，而在源/漏区和第二栅极上形成的第一绝缘膜较厚；以及在刻蚀第一绝缘膜的步骤中，刻蚀第一绝缘膜，留下源/漏区和第二栅极上的第一绝缘膜，而除去第一栅极上的第一绝缘膜。
27.如权利要求22所述的半导体器件的制造方法，其中，第一绝缘膜包括通过高密度等离子体化学气相沉积或旋转涂布形成的氧化硅。
28.如权利要求22所述的半导体器件的制造方法，其中，在不使用掩膜的情况下刻蚀第一绝缘膜。
全文摘要
一种半导体器件，包括n沟道MISFET，其包括在半导体衬底10中形成的源/漏区38，在源/漏区38之间具有沟道区；以及在沟道区上由金属硅化物形成的栅极44，在栅级44与沟道区之间具有栅绝缘膜12；以及绝缘膜46，其从栅极44的侧壁至栅极44的上表面形成在栅极44上，具有从1.0到2.0GPa的张应力并将张应力施加到沟道区。
文档编号H01L29/49GK1905209SQ20061000921
公开日2007年1月31日 申请日期2006年2月14日 优先权日2005年7月26日
发明者大田裕之 申请人:富士通株式会社