专利名称：信号传送系统的利记博彩app
技术领域：
本发明涉及信号传送系统，特别涉及适用于在肯定以往的系统结构和零件结构的同时、用于使数十GHz频带的数字高速信号通过的信号传送技术的有效技术。
背景技术：
如果采用本发明者的研究结果，则对信号传送系统，可以考虑以下那样的技术。
近年，虽然用于驱动LSI芯片的时钟频率达到1.5GHz，但进行该信号存取的芯片外部线路的频率，即使最高也不过是530MHz，处于把信号取入LSI的频带宽度对于LSI的要求来说是不够的状态。为了平滑地进行LSI的信号处理，无论是逻辑芯片还是存储芯片，都是埋入高速缓冲存储器以应对频带宽度的不足。
可是，本发明者对于上述那样的信号传送系统的研究结果，从以下的叙述可以明白。
例如，如上所述，对于频带宽度的不足，虽然通过埋入高速缓冲存储器应对，但不仅需要大的高速缓冲存储器的面积，而且地址计算变得多余了，结构也变得复杂。如果可以确保LSI的时钟和匹配后的I/O频带宽度，则不需要高速缓冲存储器，变为结构简单的系统。
芯片的I/O本质上和芯片中的处理位数相同这一点是数字系统的根本，为了匹配频带宽度，芯片的时钟和I/O总线的传送时钟必须相同。今后是进入GHz频带的时代，总线时钟的改善是当务之急。作为总线的基本结构的传输线路即使具有此特性，GHz频带时钟也通不过。在准备让驱动器·接收器和包含它的插件的所有结构都通过高速信号之后，才可以进行GHz的传送。
另一方面，如果预测芯片内的未来，在2001 Symposium on VLSITechnology(2001.6.Kyoto)中发表了栅极长20nm的MOS构造，可以处理20GHz的数字信号。预测可以在2007年实现。在10mm方形的芯片内配线中还不能通过20～50GHz的数字信号。对于系统整体，为了实现统一的环境，需要构筑完全新思路的系统。
发明内容
因而，本发明的目的是提供一种在尽可能肯定现有的系统结构和零件结构的同时、用于通过数十GHz频带的数字高速信号的信号传送技术。
本发明的上述以及其他的目的和新颖的特征可以通过本说明书的叙述以及附图清楚起来。
下面简单地说明本申请所公开的发明中有代表性的内容。
如果叙述粗略的发明原理，本发明就是制造排除了公共接地点、电路的共用电源的构造。GHz频带的脉冲信号传送，要求尽可能不限制脉冲的能量(电荷量)在电路和线路中变化的过程，并且，去掉引起反射的不连续点。忠实地与此相对应的结果就是本发明的概念。
具体的说，采用本发明的信号传送系统具有以下特征。
(1)一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；与上述驱动电路和上述接收器电路电连接的信号传输线路；以及功率供给线的电源/接地传输线路对，上述一对电源/接地传输线路的特性阻抗小于或等于接在上述电源/接地传输线路对上的信号驱动电路数目的传输线路的特性阻抗的总并列阻抗。
(2)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，从上述驱动电路的晶体管出口至应相连的上述接收器电路的晶体管入口的全部上述信号传输线路是线路对，只把几何上接近晶体管接触部分的配线设置成独立配线，且上述独立配线的长度小于、等于栅极配置间距。
(3)一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，从由上述驱动电路差动输出的发送端的晶体管输出口开始的上述信号传输线路，至上述接收器电路的终端的晶体管入口，匹配特性阻抗，把匹配后的终端阻抗连接到电路的终端，对于特性阻抗不能匹配的层间连接柱、通孔、连接座的连接部分，如果把上述连接部分的不连续部分的电磁波延迟时间设置为tpd，把脉冲上升时间设置为tr，把下降时间设置为tf，则具有tr＞7tpd，tf＞7tpd的关系。
(4)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；与上述驱动电路和上述接收器电路电连接的信号传输线路；以及功率供给线的电源/接地传输线路对，全部的上述信号传输线路以及上述电源/接地传输线路对是维持TEM模式的构造，并包含涂覆高介电常数材料的构造，使得在电磁波向空气中泄露的构造中的上述电磁波泄露部分的有效介电常数与内部介电常数匹配。
(5)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述信号传输线路是共面线路对、层叠线路对、屏蔽层叠线路对，或者屏蔽共面线路，与相邻线路对的距离以线路对自身的间隔为基准，上述共面线路对、上述层叠线路对具有2倍以上的间隔，上述屏蔽层叠线路对、上述屏蔽共面线路具有1倍以上的间隔。
(6)一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述驱动电路和上述接收器电路由用Si或者SiGe的n沟道MOS、GaAs的n沟道MES以不接地的总线开关电路，并以实际上的差动输出和差动输入电路，或者由反相输入nMOS差动计数开关电路，或者由恒流型总线开关电路，或者由带变容二极管的短路键高速双极差动电路构成。
(7)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，其结构是在全部的所述晶体管中互补地配置相同的MOS、MES、或双极性晶体管构造的变容二极管。
(8)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，如果上述接收器电路是输入反相信号或者时钟信号的接近的互补性晶体管，则把上述互补的晶体管相互作为互补性变容二极管使用。
(9)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述接收器电路构成差动放大器电路，开关晶体管设置成全部具有用变容二极管或者同种反相晶体管互补性变容功能的结构。
(10)一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述驱动电路的前级的触发器电路是和正信号一同输出反相信号的电路，把晶体管的结构和级数相同，并被设置成没有两信号输出变形的电路，使开关晶体管全部具有用变容二极管或者同种反相晶体管得到互补性变容功能的结构。
图1是展示本发明的一实施方式中一般的LSI的配线长分布的图。
图2是展示本发明的一实施方式中连接驱动器和接收器的构造一例的图。
图3是展示本发明的一实施方式中相当于35GHz时钟的模拟模型电路的图。
图4是展示本发明的一实施方式中图3电路的模拟结果的图。
图5是展示本发明的一实施方式中图2中的nMOS构造的驱动器的截面构造一例的图。
图6是展示本发明的一实施方式中双极晶体管的载流子再利用电路的图。
图7是展示本发明的一实施方式中接收器一侧的电路的一例的图。
图8是展示本发明的一实施方式中驱动器的平面构造一例的图。
图9是展示本发明的一实施方式中驱动器的晶体管部分的截面构造一例的图。
图10(a)～(d)是展示本发明的一实施方式中适宜的传输线路一例的图。
图11是展示本发明的一实施方式中在不均匀绝缘层中的导体周边的绝缘层的有效介电常数匹配的一例的图。
图12(a)、(b)是展示本发明的一实施方式中支柱、通孔等的阻抗失配长度的模型一例的图。
图13是展示本发明的一实施方式中以50Ω为基准的失配阻抗和多次反射能量的通过率一例的图。
图14是展示本发明的一实施方式中差动型的驱动器一例的图。
图15是展示本发明的一实施方式中使电流一定的总线开关型的驱动器一例的图。
图16(a)、(b)是展示本发明的一实施方式中D型高速触发器电路一例的图。
图17是展示本发明的一实施方式中带变容二极管的CMOS构造和其电荷移动一例的图。
图18(a)、(b)是展示本发明的一实施方式中芯片间传输线路的连接构造一例的图。
图19是展示本发明的一实施方式中芯片基座排列的制约的一例的图。
图20是展示本发明的一实施方式中在使用插件时的输出配线构造一例的图。
图21是展示本发明的一实施方式中等长输出配线一例的图。
图22是展示本发明的一实施方式中把圆弧AB设置为一定用于变换弦AB的模型一例的图。
图23是展示本发明的一实施方式中以双线间间距为一定改变线宽度的线路构造一例的图。
图24是展示本发明的一实施方式中芯片间连接和一对电源/接地线路的配置一例的图。
具体实施例方式
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部图中，在同一部件上标注相同的符号，并省略重复说明。
作为本发明的信号传送系统的一例，在本实施方式中，按照第1是LSI芯片的I/O驱动器·接收器电路结构，第2是系统构造的顺序说明。
1.LSI芯片的I/O驱动器·接收器电路结构有关LSI芯片的I/O驱动器·接收器电路结构，理想的是使用本发明人以前已提出的P1(特开平11-284126号)、P2(特开2000-174505号)的包含一对电源/接地构造的电路结构，P4(特开2001-211211号)的接收器电路构造，P9(特愿2000-315360号)的可以进行高速信号处理的晶体管构造(变容二极管插入等存储载流子的再利用)，P10(特愿2002-15753号)的芯片内埋入旁路电容器构造，作为这些组合的P12(特愿2001-369358号)的结构。以下，对于和本发明人已提出的上述技术重合的部分，记述为提案技术P1，P2，P4，P9，P10，P12，并省略详细的说明。
首先，展示本发明中的信号传送系统进行信号存取的电路如后述的图2所示。详细内容用图2说明。在此，记述包含在电子电路全部中的晶体管逻辑电路、存储器电路内的，可以进行实际的差动输出的驱动器和接收器的结构。其中，在发送端一侧不接地这一点和以往大不相同。如果不理解高速动作时的现象，就不能明确说明本发明的有效性，因此首先说明电磁学的概念。
通常，所谓脉冲是包含了有正弦波的高次谐波的合成波。如果把脉冲的时钟频率作为基波(能量率约70％)，则是具有约20％能量的3倍高次谐波、具有约5％能量的5倍高次谐波、具有1.5％能量的7倍高次谐波、具有0.5％能量的高次谐波，还有具有小能量的奇数倍高次谐波的合成。如果在安全方面看在能量上有问题的高次谐波，则应该就脉冲的时钟频率讨论高1位的频率的问题。另外，对于同一脉冲频率的上升tr(下降tf)时间越短，高次高频的能量越高，如果从上升时间开始假想基波f，则f＝0.35/tr，或者f＝0.35/tf。把它冠名为脉冲有效频率。
以电磁波速度传递的正弦波能量相对于成为波的结节数的传送距离引起共振。最小结节数是1/4波长(λ/4)。引起上述高次谐波的共振。如果引起共振，则其正弦波的传递电导是∞，即电阻为0，和其他的正弦波有限的电导大不相同地传递。即，该正弦波被放大。在极端的情况下，具有百分之几能量的高次谐波以和基波同样的能量传递，在脉冲波形大乱的同时，成为电磁辐射的原因。本发明虽然是数字电路设计领域的技术，但因为一般此观点是知识生疏的领域，所以特意进行此说明。
把在上述2001 Symposium on VLSI Technology上发表的CPU，直至20GHz时钟的7倍高次谐波作为问题。此处的问题是所谓的180GHz的正弦波。因为传送介电常数εr＝4的场的线路的电磁波速度为1.5×108m/s，所以是180GHz的λ/4＝21μm。LSI芯片中的配线长度不能在21μm以上。如果需要时，必须插入中继器电路。目前还因为RC延迟而出现问题的配线长度在此以下，LSI芯片中的全局配线必须设置成全部可以耐高次谐波的传输线路。
作为LSI设计的一般理论，配线长度分布如图1所示。图1是展示一般的LSI配线长度分布的图(在日本学术振兴会，极限构造电子物性第151委员会第55次研究会，超集成化器件·系统第165委员会第16次研究会合同研究会，2000.7.19-20，由东京工业大学的易一哉提供的指南)。
长的配线，可以说是LSI功能块间的所谓的全局配线。如图1所示，提出了分离在传输线路中不需要的部分(集中常数电路部分)和在传输线路中必须的部分(分布常数电路)的提案。本发明在该提案的范围中也是现实的。以下说明假设需要长配线的电路结构是LSI中的10％时、应对在高频率中产生的问题的策略，即本发明的技术内容。
为了得到驱动器的脉冲状的输出信号，需要开关和电源。可是，如果从没有电流流动的状态瞬间达到大量的电流流过的状态，则该电流转移斜率di/dt陡峭，引起v＝Ls(di/dt)的电压下降，电源Vdd瞬间只下降该v的值(Vdd-v)。时钟频率提高1位，在同样的配线构造中，v增大1位。如果粗算电路中的寄生电感Ls，则在配线长度为10μm时为10pH。以往，如果假设10pH是好的电路，则为了把频率提高1位必然产生1pH的电感，即配线长度必须设置为1μm。为了保持10μm配线，必须设置成Ls＝0.1pH，或者把电流设置为一定，而在集中常数电路的设计中肯定是不可能的。但是，这在分布常数电路中是可能的。在此，以具体的电路来考虑一下。
在设置在GHz频带的信号上升tr＝10ps以下时，在以往的电路中全部不动作。有历史的使用ECL电路的电流开关型驱动器就是用于排除此问题的电路。但是，这也全都不管用。图2的电路是代替ECL以nMOS的1级制成的总线开关电路。图2是展示连接驱动器和接收器的构造一例的图。在图2中，展示可以进行实际差动输出的驱动器1和接收器2。驱动器1由nMOS晶体管Tn1、Tn3、变容二极管Vn2、Vn4、电阻Re1、Re2等组成，从触发器提供差动输入信号Vsigna1、/Vsignal(/表示反相信号)。另外，驱动器1和其它的驱动器等一起连接到旁路电容器Cb1。驱动器1，通过信号传输线路3与接收器2连接，通过电源/接地传输线路4与电源Vdd连接。另外，在接收器2的输入端上连接电阻Rt1。
通常，驱动器1的前一级存在锁存电路，是触发电路。因为该电路必然具有差动输出端，所以用互补地配置对驱动器1的输入信号的nMOS，可以比较简单地制作提案技术P9所示的变容二极管插入电路。配置有多个晶体管的电路，pn结电容相当于晶体管的数量，不仅流过的重叠的瞬间电流多，而且在信号切换时需要其放电，引发开关动作的延迟。防止这一问题的驱动器电路，如图2所示，必须用最小量的晶体管数结构。与该nMOS晶体管Tn1、Tn3串联连接的电阻Re1、Re2，因为不使用成为引发pn结电容的原因的扩散电阻，因而希望是钨、钼及它们的硅化物等的金属膜电阻。
通过模拟确认该电路的有用性。图3是展示相当于35GHz时钟的模拟模型电路的图，图4是分别展示图3电路的模拟结果(上一级电流，中间级电源电压，下一级发送端和终端的信号波形)的图。
图3是tr＝tf＝10ps(相当于35GHz时钟频率)的本发明的驱动器电路，设定为电源电压Vdd＝2V，传输线路电压为100mV。模拟器的接地是绝对接地，为了不成为上述图2那样的实质上的差动电路，所以在浮动接地方面想办法。该模拟的结果如图4所示。R3、R4，是电流控制电阻800Ω和晶体管导通电阻100Ω相加算出的电阻。U1和U2、U3和U4表示差动晶体管的开关动作。导通电阻是0.001Ω、断路电阻是1MΩ。为了设定晶体管寄生电容，一并设置C3、C4为5fF。T3、T4的传输线路，在LSI内设定为认为可以控制的适宜的100Ω(单侧50Ω)的特性阻抗，在用介电常数为εr＝4的绝缘物包围的线路中设定相当于3mm线路长度的延迟20ps。在用2条线路组成的线路对时为100Ω，因为在模拟器中不能实现所以使用了2条同轴电缆。
当然，虽然R1、R2的终端电阻是100Ω，但假设被输入到差动栅极，就分别附加了C5、C6的5fF的栅极电容。把T1、T2的一对电源/接地线路的特性阻抗设置成和信号线尺寸相同，设定为100Ω，把分散在芯片内的旁路电容器C1、C2设置为100fF。在此，L1、L2从在旁路电容器的寄生电感中被称为对抗电极的特性电流通路的复杂性中减去是困难的，因而设置成10pH。差动信号如上述图2所示虽然单端使用，但在模拟中，因为没有这样的工具，所以表现为和2对的成对接地的传输线路。
虽然信号电压振幅为100mV，非常低，但假设是在差动输入输出中可以检测的电位差。虽然在传输线路的终端电阻上始终流过恒流，但使该电流小，设定为低功率。在该设定中，接通时为2mA，每1个驱动器消耗100μW(接通时)。由于这是一个相对大的消耗功率，作为方针，有必要把每一LSI的全局配线设计成限制在10％左右。但是，这并不是本发明的限制事项。
即使是这样的高频率，也可以在模拟中大致维持恒定电流，几乎没有问题。由于电流的峰值增大是在开启、关闭开关电路中的开关特性的互补特性失常引起的，而由于接收端的电容，该电流稍稍缩进去了。因为提案技术P9的变容二极管技术的模拟是不可能的，所以如果有的话，则上升、下降应该是更陡峭漂亮的波形。这是本发明的大的特点。因为在同一阱内，所以特性不容易不平衡，可期待变为平坦的电流。
由此，可以提出能以35GHz的脉冲有效频率动作的电路。如果以上述的图2为基础归纳，则本发明是如下结构的驱动器外围的技术，(1)差动驱动器用1级晶体管结构，(2)电源侧的晶体管Tn1、变容二极管Vn2和晶体管Tn3、变容二极管Vn4分别在同样的阱构造之中，可以进行包含晶体管扩散电容的全部晶体管电容的电荷变换，(3)电源/接地是一对传输线路，(4)差动信号在单端传输线路构造中(图2)处理，在不是以一般的接地为基准的差动的结构中，规定不在传输线路的周边配置接地，(5)从驱动器输出端至接收器输入端，差动的成对信号无论在什么地方都不与接地和电源连接，(6)把匹配终端设置成和单端传输线路的特性阻抗相同的值，(7)在差动驱动器是双极的情况下作为基极，是考虑了采用内部蓄积电荷的倒相信号进行互补性利用的结构。以上，是从图2类推的项目，不是本提案的全部。
以下，记述实现上述(2)的作用的晶体管截面构造的一例如图5所示。图5是展示在上述图2中的nMOS构造的驱动器截面构造一例的图。nMOS晶体管Tn1和变容二极管Vn2在同一P阱11的构造中，由与n扩散区域12连接的源极以及漏极、夹着氧化膜13的栅极G结构。同样，nMOS晶体管Tn3和变容二极管Vn4在同一P阱11的构造中，由与n扩散区域12连接的源极以及漏极、夹着氧化膜13的栅极G结构。在nMOS晶体管Tn1、Tn3的栅极G上输入信号Din，在变容二极管Vn2、Vn4的栅极上输入信号/Din。
这样，驱动器1的nMOS晶体管Tn1、Tn3和变容Vn2、Vn4在同一阱构造中。被各个栅极电位吸引过来的沟道电荷(在nMOS中电子14虽然是少数载流子，但不能说因空穴15是多数载流子、是沟道，暂时把高空穴密度称为沟道)在用互补输入信号放开时，并且是在相邻晶体管引起吸引时，可以进行高速载流子交换。另外，也非常有助于由电荷的再利用产生的功率节约。
如果以双极晶体管来考虑，则为图6那样的截面构造。图6是展示双极晶体管的载流子再利用电路的图。在图6中，只展示形成在P阱21之上的n阱22的构造中的接地用pnp晶体管，省略了信号线用的pnp晶体管。在双极晶体管的载流子再利用电路中，用共用集电极电流强调了在基极的少数载流子向集电极一侧的拉吸，同时，共用集电极补偿过渡层电荷的互补性增减。发射极的拉吸因为和以往比没有变化，所以比MOS晶体管中的效果少，然而是可以进行大的高速动作的构造，通过电荷再利用还可以降低功率。
以下，图7展示接收器电路的一例。图7是展示接收器端的电路一例的图。实际的差动输入的接收器2由以变容二极管Vp11、Vp12、pMOS晶体管Tp11、Tp12、nMOS晶体管Tn11～Tn13组成的差动放大部分，和以pMOS晶体管Tp13、nMOS晶体管Tn14组成的电流设定部分结构。因为是反相信号输入，所以nMOS晶体管Tn11、Tn12和上述的图5及图6一样，如果采用共用阱构造和共用集电极构造(采用双极的情况下)，则可以高速动作。nMOS晶体管Tn13、Tn14、pMOS晶体管Tp13因为是静态晶体管，所以用现有技术的电路就足够了。只要利用nMOS晶体管Tn11、Tn12的反相操作，和上述图2一样，如图5所示把变容二极管Vp11、Vp12置“1”即可，由此可以高速动作和省电动作。pMOS晶体管Tp11和变容二极管Vp11、pMOS晶体管Tp12和变容二极管Vp12只要在同一个阱构造中即可。
接着，在图8中展示配线构造。图8是展示驱动器平面构造一例的图。和上述图2一样，驱动器由2个nMOS晶体管(Tn1、Tn3)和2个变容二极管(Vn2、Vn4)组成，形成在P阱11的构造中。栅极G与输入信号的一对传输线路31连接，源极以及漏极的n扩散区域12通过接点32与被连接在电源/接地上的线路和输出信号的传输线路33连接。在电源/接地的传输线路34上，经由电阻(Re1、Re2)由正上方层的接点35连接。
这样，输入信号线路是一对传输线路31，输出信号的线路是传输线路33，一对电源/接地线路也是传输线路34(上层)是重要的设计点，在几何学构造中无论怎样只要是不成对的配线就是独立配线36。该独立配线36的长度，在图8中是在1个栅极间距以下，把这样的配线结合作为提案的技术范围。因差动输入而成对的晶体管在同一阱构造中是本发明的另一重要点。在此，传输线路都是一对共面的线路。
电源/接地层，如双点划线所示在第3层沿着各个晶体管阵列作为共面线路对组成。图9为了容易区分而用截面构造展示。图9是展示驱动器的晶体管局部的截面构造(绝缘层的截面表示省略)的一例的图。晶体管的n扩散区域12，在一边通过塞柱41与连接在上层配线层42上的接点配线43连接，在另一边通过塞柱41、通孔44、立柱45等与上部一对电源/接地线层46连接。另外，在上部一对电源/接地线层46的正上方配置一对电源/接地线最上层47。进而，这些各导体部分和各导体层由绝缘层包围。
尺寸条件和提案技术P12是一样的条件。首先，关注上部一对电源/接地线层46的共面线路的截面。为了加强电源/接地的耦合，希望纵横比t/w≥1.5。这是因为通过增加对抗面，电源/接地的耦合增强，电磁场向外部的泄露减小的缘故。接着，需要满足d＜h的条件。这是因为要使对抗面电磁场的干扰带尽可能在整个层不交叉，即为了避免交叉干扰影响的缘故。第3是s/d≥1.5。这也是为了避免干扰带的影响。同样地应该在所有共面线路对(信号线、时钟线)上实现。驱动器1和接收器2的构造，当然希望以数GHz以上时钟频率动作的LSI的逻辑和存储晶体管的连接全部采用此构造。当然，该配线规则最好适用于芯片的全局配线。
驱动器1的输出，在通过主线路总线到达终端电阻的过程中，接地电平的线路对无论在什么地方都不与公共接地连接，而作为独立的接地线存在这一点是本发明的提案范围。采用它的效果是，接地电平和信号线对互补地摆动，在差动放大器的接收器2中可以得到有效的最大振幅。进一步的效果是，传输线路的电磁场的紊乱变为最小，在波形不乱的同时，成为使寄生电感和寄生电容最小的电路。
该传输线路的构造如图10所示。图10是展示适宜的传输线路的一例的图，(a)为共面线路对，(b)为屏蔽共面线路(两端共用)，(c)为层叠线路对，(d)为屏蔽层叠线路对(上下共用)。在图10中，虽然在绝缘层52中各2对2对地记述了传输线路51，但和相邻线路对的距离以线路对自身的间隔为基准，具有2倍以上的间隔是共面线路对和层叠线路对的规则。屏蔽共面线路和屏蔽层叠线路对以线路对自身的间隔为基准，可以以1倍以上的间隔设计相邻配线的间隔。把该限制作为本发明的提案范围。带屏蔽的线路的优点是，不只是该范围，而且使传输线路的阻抗下降，可以设置适宜的设计范围。为了遵守TEM波传输条件，传输线路51必须以均匀的绝缘材料的绝缘层52包围。在共面线路对和层叠线路对中从导体外围扩大2s、在屏蔽共面和层叠线路对中扩大s这一点是本发明的提案范围。
在图11中提出不能遵守该绝缘层52的扩大规则时的应对方法。图11是展示在不均匀绝缘层中的导体周边绝缘层的有效介电常数匹配一例的图。在图11中，展示层叠线路对的一例。该图是印刷线路板，其最上层的焊锡保护层53的部分。因为焊锡保护层53很薄(比2s薄)，所以由于扩大到上部的功率线达到空气层的部分，因而焊锡保护层53的有效介电常数减小。如果把下部的绝缘层52的介电常数设置为a，那么使焊锡保护层53的介电常数增大则以便把焊锡保护层53的有效介电常数设置成同样的a就是本发明提案的范围。由此，传输线路51实际上可以维持TEM波模式。在共面线路对、层叠线路对中，当在2s的范围中有不同的绝缘层和空气层时，实际的介电常数，在其扩大的范围中，经调整成为相同介电常数的层构造是一般的技术范围。在屏蔽共面、屏蔽层叠线路对中在扩展s的范围中要遵守同样的规定。
以下，如图12所示，考察立柱、通孔等的阻抗失配的长度。图12是展示立柱、通孔等的阻抗失配长度的模型一例的图，(a)展示线路61和线路62间用立柱63以及通孔64连接的状态，(b)展示相对输入波形的输出波形(1～4次和1～2次)。如果把芯片内绝缘层的介电常数设置为3，则电磁波传送速度为1.73×108[m/s]，100μm线路长度的传送延迟为0.578ps。因为主线路的脉冲上升时间暂定为10ps，所以可以解释为如下的现象。即使在失配部分上流过能量，其返回是0.578×2＝1.156ps，是在10ps间可以往复8.5次的时间。通过该往复调整在上升时间中大致达到稳定区域。因而，在上升过程中的波形存在紊乱、在上升后稳定的波形通过失配部分后，在配线中行进。
如图13所示，从能量观点看。图13是展示以50Ω为基准的失配阻抗和多次反射能量的通过率一例的图。经过需要3次(1～4次)往复的时间的能量，即使在50Ω/200Ω的失配的情况下也通过90％。结论是，可以不考虑其长度。即在本发明中，把tr＞7tpd作为提案范围。
上述的图2中，一对电源/接地线路的电流为互补。在电源电流相对于信号通断而通断的电路中，需要旁路电容器或者相当于它的变容二极管等，而以下提出在一对电源/接地线路中流过电流的驱动器。图14是展示差动型驱动器一例的图。图14的驱动器1a是电流开关的例子，由nMOS晶体管Tn21、Tn22、Tn23、Tn24、电阻Re21组成，相对于输入信号Vsignal、/Vsignal流过恒定电流。如果占空时间和开·关相同，则功率消耗是上述图2的一倍。因为是恒定电流，所以旁路电容器Cb21只要可以应对晶体管电容和贯通电流即可。
对于晶体管电容，因为nMOS晶体管Tn21和Tn22、Tn23和Tn24互补地工作，所以可以把它作为互补性的变容二极管使用，如上述图2所示可以不用特别设置变容二极管。在此，在互补动作的同种类晶体管接近时，可以通过采取把它们设置在同一阱内的构造，得到互补性变容二极管的效果，此构造作为本发明一般的提案范围。由于该效果，旁路电容器Cb21的作用减轻，只要应对开关时的贯通电流即可。
nMOS晶体管Tn21、Tn22的漏极电压、nMOS晶体管Tn23、Tn24的漏极电压因为是上下级，所以不同，导通电阻不同。但是，在nMOS晶体管Tn23、Tn24之一接通时，漏极电压和源极电压都大致为0V。其原因是，由于信号能量(电荷量)作为电磁波向着接收器2的负载电阻Rt21行进，因而只要不反射就不返回。因而，nMOS晶体管Tn23、Tn24只要具有吸收反射能量的效果即可，导通电阻可以和nMOS晶体管Tn21、Tn22不同。理想的是和信号传输线路的特性阻抗相同具有导通时的阻抗。当然，因为这使晶体管尺寸增大，所以未必是好的方法。
nMOS晶体管Tn21、Tn22，即使变为pMOS晶体管，不用说图14的原理也可以适用。由于pMOS晶体管比nMOS晶体管慢，需要大的面积，因而只用nMOS晶体管结构图14的结构有利。
对于图14的差动型的驱动器1a，再一次重复上述图2的驱动器1的优势。图2虽然有流过陡峭阶梯电流的缺点，但只在关闭时间节约功率。实际，陡峭的阶梯电流和图14的贯通电流di/dt相同，旁路电容的性能和必要性相同。为了尽可能早地再次对该放电后的旁路电容器充电，采用开头叙述的一个对策，即必须减小电源线路的特性阻抗。这是因为可以以1-exp(t/ZOC)恢复的缘故。在此，ZO是一对电源/接地线路的特性阻抗，t是时间，C是旁路电容。
即使是图14的电路，如果与负载阻抗相比，一对电源/接地传输线路4的特性阻抗不减小，根据欧姆法则电压下降。因而，图14、图2的两个结构例子都是(电源电压线路对的特性阻抗)＜(信号线的特性阻抗)这一条件。相等时的模拟是上述图4的结果，电源电压显示5％的下降。在把接在它们上的驱动器组设置为n时，一对电源/接地线路的特性阻抗ZOP必须的ZOP＜ZO/n问题是在电源/接地传输线路4中存在寄生电感的情况。在上述图3的电路条件中，寄生电感是0H，但如果是50pH，则产生2mA，10ps的阶梯电流，如果允许信号振幅100mV有10％的电源下降v＝10mV，则通过下式的计算，v＝L×di/dt＝0.05nH×2mA/10ps＝10mV可以得到0.05nH以下。在上述图8的结构中，因为一对电源/接地线路总是紧靠在驱动器旁边，所以满足等于或小于50pH的条件。
在该设计不可能时，旁路电容器必须包容它。虽然该寄生电感必须在50pH以下，但在电流路经复杂的大电容电容器中不能实现。计算该必要的电容。
用上述图3的条件进行计算。虽然在信号传输线路3mm的长度上充电电荷Q的时间tpd内电流一直流动，但在图3的条件下为20ps。因为在负载上附加10fF，所以需要的电荷为，Q＝2mA×20ps+10fF×10mV＝40.1fC此外，因为驱动器的结电容用变容二极管补偿，所以在此不需要计数。根据对于电源电压为1V、信号振幅为100mA的容许10％电压下降的条件，得到40.1fC×10×n/30mV＝134fF×n即使以1字节为n，也是1.1nF的小电容，即使n＝数个也遵守寄生电感为100pH的条件。因而，可以通过设置一对电源/接地的线路特性阻抗或者旁路电容器的某一方，或者同时设置来解决。但是，在遍布插件的长的配线中，因为tpd大幅度增加，所以该电路只能适用使一对电源/接地线路的特性阻抗下降的条件。
对于上述图2，提出图15的使电流恒定的方法。图15是展示使电流恒定的总线开关型的驱动器一例的图。驱动器1b由nMOS晶体管Tn31、Tn32、Tn33、Tn34、电阻Re31、Re32组成，输入输入信号Vsignal、/Vsignal。在总线晶体管关断时，nMOS晶体管Tn33、Tn34经由电阻Rt31导通，从电源/接地看的电流为一定。nMOS晶体管Tn31和Tn33、nMOS晶体管Tn32和Tn34分别装入同一阱构造中，进行电荷的再利用。和上述图2不同之处在于，第1，因为确保一对电源/接地传输线路4的互补性电流，所以如果确保ZOP＜ZO/n的条件，则不需要旁路电容器Cb31。即，虽然功率消耗为2倍，仍可以说比图2理想。图2和图15的优点是，传输线路的单边处于接地电平，在电路上的处理容易。即，明显可以使用单端波形(实际上，这也是在信号传送中优异的差动传送)。可是，在终端一侧不要设置成接地。这一点是本发明的重要概念。
作为电路的最后一例是图16中展示的D型触发器。图16是展示D型高速触发器电路的一例的图，(a)是触发器电路，(b)是反相器。该触发器电路，是采用以时钟同步的反相器的D型触发器，由用时钟CLK驱动的nMOS晶体管Tn41、结构反相器的pMOS晶体管Tp42、Tp44、Tp46、Tp48以及nMOS晶体管Tn43、Tn45、Tn47、Tn49等组成。详细地说，反相器的结构如(b)所示分别具有二极管型变容二极管Vd41、Vd42。因为把逻辑级数设置为相同，所以只有输出Dout的部分不是由反相器而是由缓冲器结构。这在p型子系统中难以制作，但如果是i型子系统的SOI构造，则没有问题可以制作。
如果展示二极管变容二极管的构造和动作原理则如图17所示。图17是展示带有二极管变容二极管的CMOS构造及其电荷移动一例的图。在图17中，在n阱71的构造中，和pMOS晶体管一同形成的一方的二极管(Vd41)由n+扩散区域72和p扩散区域73结构，在p扩散区域73的周围形成耗尽层74。在p阱75的构造中，和nMOS晶体管一同形成的另一二极管(Vd42)由p+扩散区域76和n扩散区域77结构，在n扩散区域77的周围形成耗尽层78。在SOI的p阱、n阱中分别装入二极管，二极管的结电容作为存储电荷可以互补地再利用。
前面所述的图1的全局配线是以总线为主进行信号存取的电路，在以上的说明中该电路系统，即包括经过芯片(触发器)、驱动器、接收器、锁存器(触发器)的路径。差动信号是主体，成为和共用接地隔开的信号系统。如果把相对该电路的LSI芯片的比率限制在10％左右，那么功率消耗没有什么问题。只是本发明并不附加该百分比限制。但是，集中常数电路部分的功率消耗和栅极延迟、RC延迟也不可以忽视。对于DRAM、SRAM、逻辑栅极全部的电路，如图17所示设置存储电荷的再利用装置比晶体管数目的增大有利。因而，本发明提案范围的特征是设置在全部电路所需要的电荷再利用装置。
以上，说明了驱动器·接收器传送系统的器件和电路部分。
2.系统构造以下，说明结构遵循此目的系统的构造部分。如果展示把芯片跨接部分图形化的、大致理想的形态，则是以该间距和等长并列配线连接的构造。这种结构如图18所示。图18是展示芯片间传输线路的连接构造的一例的图，(a)是从透视的角度看芯片的平面图，(b)是沿(a)的b-b’线的剖面图。在芯片101和芯片102之间，以焊盘-焊盘连接为基础，为单方向(单向通行)线路。接收器端连接终端电阻103，无论在芯片内，还是在芯片外都没问题。关键是终端匹配。虽然只展示焊盘-焊盘间传输线路，在芯片内当然还是如上述图5所示的传输线路。
虽然在芯片内理想的传输线路构造是共面线路，但纵横比大的纵向长的截面构造因为在封装和印刷线路板中无法采用，所以在此层叠线路对是理想的线路构造。从(a)所示的透视图看，则从驱动器104通过共面线路至芯片焊盘105，在此通过倒装片连接与配线板106连接。从焊盘宽度方向潜入下面的信号线107和电源/接地线108由倒装片的焊盘下通孔与各自的下层连接，尽可能以短距离重叠，如(b)截面构造所示。
双层的下层为了防止层叠上下错位、电磁场对下层的泄露，最好取线宽度w的1.2～1.5倍。虽然已经叙述过，说到层叠线路对的关系，则必须是w≤s，(d+t)≤s/2，d≤2h1，d≤2h2。在驱动器104的对等位置上设置接收器焊盘109，与接收器110连接。如果该短的配线也在插件内则希望是层叠线路对，如果在芯片内则希望是共面线路。由截面构造可知，电源/接地线108等的直行的线路被设定在信号线107的层叠线路对之下。正如已叙述的那样，旁路电容器111被设置在驱动器104的周边。
在这样的结构中，从驱动器芯片和接收器芯片的焊盘排列得到以下图19所示那样的要素。图19是展示芯片焊盘排列的制约的一例的图。在图19中，控制器的芯片121和存储器的芯片122，从各芯片焊盘123、124通过总线线路125连接。
(1)以芯片焊盘间距2倍的间距铺设层叠线路对，焊盘需要排列成和总线方向一致的直线形状。(2)是从芯片的1列焊盘取出信号线的构造，在和其他的边结合时的制约条件增大。这2个制约对设计者提出了大问题。在芯片面积通过改进缩小时，焊盘间距也必须缩小。在因印刷线路板的技术改善使配线间距减小时也同样必须使芯片焊盘间距减小。驱动器(控制器)芯片和存储器芯片的改良的时序不同，难以看到匹配条件。焊盘间距的缩小要求改进最影响可靠性的接合技术，伴随着有很多困难。
因此，虽然通过使用作为插入物(interposer)的LSI插件谋求一并解决，但能要求图20所示的延长分支配线长和扇出型配线构造。图20是展示在使用插件时的扇出配线构造一例的图。在图20中，在印刷线路板131上，安装有控制器芯片132的插件133和安装有存储器芯片134的插件135通过总线136连接。在各插件133、135中，芯片焊盘137、140和插件、焊盘138、141通过扇出配线139、142连接。
即使可以在把配线延长收纳在限制范围内的构造上下工夫，但扇出构造破坏了等长配线这一原则，在同步接收方面产生问题。如果设计成把扇出配线139、142的配线宽度展宽，则还会出现特性阻抗变化的问题。本发明还提出了解决这些问题的构造。
在图20中，虽然为了便于说明未展示重叠线路对，但假设插件内的扇出构造、印刷线路板上的配线都是层叠线路对。印刷线路板131的线路尺寸可以比扇出配线139、142粗。而且通过调节扇出展开角，其尺寸可以自由地设计。即，因为可以独立地设计芯片焊盘137、140的间距，所以使用插件成为现有技术的主流。在高速信号系统中，要求在整个线路中特性阻抗相同、等长配线。这一项和提案技术P12一样。
把特性阻抗28Ω作为基准考虑。在芯片内虽然把特性阻抗设置为100Ω，但在此为了100Ω设计容易，且在最难的情况下也可以设计，选择了28Ω。在此，如果设w＝200μm，εr＝4.5，则从层叠线路对的特性阻抗近似式(Harald A.Wheeler)(参照图18的符号)中，求得d＝39μm。
Z0=(377/ϵr){(w/d)+(1/π)ln(4)+((ϵr+1)/2πϵr)]]>ln(πϵr(w/d)+0.94)/2}+{((ϵr-1)2πϵr2)ln(ϵr2/16)}-1[Ω]]]>在此，虽然存在分支焊盘，但总线构造直至终端是一样的，不需要担心特性阻抗的失配。如果以并行等长配线为前提，则焊盘间距为w/2＝100μm，可以用现有技术设计。如果把h2的厚度设置为作为印刷线路板131的层压材料的标准的60μm，则是理想的层构造。
另一方面，插件配线需要根据芯片焊盘137、140的间距设计。在此，如果把芯片焊盘137、140的间距设置为50μm，则插件上的层叠配线对的w为100μm。根据上式，d＝19.5μm。虽然传输线路设计成从芯片焊盘137、140至终端阻抗是28Ω，但因为扇出配线139、142的配线长度不同，所以设计成如图21所示。图21是展示等长扇出配线一例的图。
作为针对扇出配线的等长配线的公知例子，虽然可以很好地采用曲折蛇行构造的弯曲配线，但因相邻效果在电磁场上存在复杂的传送特性，所以如图21所示设计成圆弧等长。即，通过把连接芯片焊盘137(140)和插件焊盘138(141)的扇出配线139(142)设置成圆弧并且等长，因为没有如弯曲那样的折弯反射，所以不仅可以期待流畅的传送，而且由于相邻配线间距离可以取比较宽的范围，因而即使对交叉干扰也是有利的配置。
根据图22构筑用几何学的圆弧设计的计算式，得到如下的结果。图22为圆弧AB固定、变换弦AB的模式的一例的图。弦AB＝11是最外端焊盘间的直线距离。以它为变量，求出圆弧AB固定的半径OP的关系式。现在，如果设线级PC＝r1-h1，CO＝h1，则得到(11/2)2＝r12·h12，从θ1/2＝tan-1(11/2h1)中，得到圆弧AB＝r1θ1[弧度]。如果从这些式子中适当地求h1，则求r1。圆弧AB＝r1θ1为一定，对于以后的焊盘间距1x，可以求hx和rx。
当然，圆弧AB可以是椭圆和任意的高次曲线(图21)，不急剧变化是本发明提案的项目。
以上，提示了使用插件的构造方案，但是最近，省略插件在印刷线路板上直接连接芯片，经过扇出配线后，设置并行总线配线的设计方法也得到使用，但根据线宽度w改变双线间距d的方法在同一基板上难以制作。即使制作，成本也很高，且其高低部分的连接可靠性下降。
以下的提案是把双线间距离d设置为一定，改变线宽度w的构造。图23展示了这一构造。图23图示出把双线间的距离设置为一定、改变线宽度的线路构造的例子。如图23所示，提出了把连接芯片焊盘151和插件焊盘152的扇出构造部分作为微带线路153(或者带线路)，并行总线线路作为层叠线路对154分开使用的方案。微带线路153的另一部分为第二接地155。另外作为一例在层叠线路对154上设置分支电极156。
微带线路(带线路)153，相对于地的电场扩大，每单位长度的电容CO增大。其结果为[式3]ZO=LO/CO]]>如果是相同线宽度w，则ZO减小。反之，如果把ZO设置为一定，则可以减小w。微带线路153的近似式为下式(Haeold A.Wheeler)(参照图18的符号)[式4]ZO=(377/2.828πϵr+1)ln{1+(4d/w[((14+8/ϵr)/l1)]]>(4d/w)+((14+8/ϵr)l1)2(4h/w)2+π2(l+1/ϵr)/2])}[Ω]]]>如果设ZO＝28Ω，则用d＝39μm可以算出w＝170μm。如果修正导体厚度t＝25μm，因为经验性地减去25μm，所以可以得到修正w＝145μm。对于层叠线路对w＝200μm，如果以同样的双线间间隔d＝39μm设置成微带线路153，则可以微细化至w＝145μm。如图23所示。
对于芯片焊盘50μm间距、扇出配线w＝100μm的设计，145μm是不够的，这通过在焊盘的跟前收缩就可以应对。收缩的配线长度可以和分支配线一样地考虑，只要(7×收缩长度的总延迟时间)＜(上升时间)即可。
最后，展示芯片间的连接和电源/接地分配的系统。图24是展示插件间，换句话说安装在各插件上的芯片间的连接和一对电源/接地线路的配置一例的图。在图24所示的系统中，很清楚，只设置电源/接地共用线路161，不需要第二接地、第二电源，因此决不设置。虽然从CPU插件162到被安装在存储器插件163～166各自上的芯片的信号总线167的信号线路的长度不同，但如果利用由时钟传输线路168提供的时钟信号的传送延迟，则可以同步。进而，至CPU插件162、存储器插件163～166的电源，在I/O配置空间169中，从电源/接地共用线路161通过电源线路对170提供。
如上所述，如果采用本实施方式的信号传送系统，则是没有延迟地把从电源/接地的线路对提供的电荷送到发送晶体管，进而通过信号传输线路，使接收晶体管反应，用终端电阻使反应后的电荷转变为热的过程。数十GHz的信号，需要遵守这样的概念，根据以上提出实现此概念的构造和结构和其方法，可以通过数十GHz频带的数字高速信号。
以上，根据实施方式具体地说明了本发明人提供的发明，但本发明并不限于上述实施方式，在不脱离其主旨的范围中不用说可以有各种变形。
在本申请所公开的发明中，如果简单地说明由代表性的内容所得到的效果则如下所述如果采用本发明，则可以提供一种信号传输技术，在尽可能肯定以往的系统结构和零件结构的同时，使数十GHz频带的数字高速信号通过的这种信号传输技术制作排除共用接地、电路的共用电源的结构，在电路和线路上尽可能不限制脉冲能量(电荷量)工作的过程，并且，通过去掉引起反射的不连续点。
权利要求
1.一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；与上述驱动电路和上述接收器电路电连接的信号传输线路；以及功率供给线的电源/接地传输线路对，上述一对电源/接地传输线路的特性阻抗小于或等于接在上述电源/接地传输线路对上的信号驱动电路数目的传输线路的特性阻抗的总并列阻抗。
2.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，从上述驱动电路的晶体管出口至应相连的上述接收器电路的晶体管入口的全部上述信号传输线路是线路对，只把几何上接近晶体管接触部分的配线设置成独立配线，且上述独立配线的长度小于、等于栅极配置间距。
3.一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，从由上述驱动电路差动输出的发送端的晶体管输出口开始的上述信号传输线路，至上述接收器电路的终端的晶体管入口，匹配特性阻抗，把匹配后的终端阻抗连接到电路的终端，对于特性阻抗不能匹配的层间连接柱、通孔、连接座的连接部分，如果把上述连接部分的不连续部分的电磁波延迟时间设置为tpd，把脉冲上升时间设置为tr，把下降时间设置为tf，则具有tr＞7tpd，tf＞7tpd的关系。
4.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；与上述驱动电路和上述接收器电路电连接的信号传输线路；以及功率供给线的电源/接地传输线路对，全部的上述信号传输线路以及上述电源/接地传输线路对是维持TEM模式的构造，并包含涂覆高介电常数材料的构造，使得在电磁波向空气中泄露的构造中的上述电磁波泄露部分的有效介电常数与内部介电常数匹配。
5.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述信号传输线路是共面线路对、层叠线路对、屏蔽层叠线路对，或者屏蔽共面线路，与相邻线路对的距离以线路对自身的间隔为基准，上述共面线路对、上述层叠线路对具有2倍以上的间隔，上述屏蔽层叠线路对、上述屏蔽共面线路具有1倍以上的间隔。
6.一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述驱动电路和上述接收器电路由用Si或者SiGe的n沟道MOS、GaAs的n沟道MES以不接地的总线开关电路，并以实际上的差动输出和差动输入电路，或者由反相输入nMOS差动计数开关电路，或者由恒流型总线开关电路，或者由带变容二极管的短路键高速双极差动电路构成。
7.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，其结构是在全部的所述晶体管中互补地配置相同的MOS、MES、或双极性晶体管构造的变容二极管。
8.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，如果上述接收器电路是输入反相信号或者时钟信号的接近的互补性晶体管，则把上述互补的晶体管相互作为互补性变容二极管使用。
9.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述接收器电路构成差动放大器电路，开关晶体管设置成全部具有用变容二极管或者同种反相晶体管互补性变容功能的结构。
10.一种信号传送系统，其特征在于具有遍及整个电子电路中的晶体管逻辑电路、包含在存储器电路中的驱动电路以及接收器电路；以及与上述驱动电路和上述接收器电路电连接的信号传输线路，上述驱动电路的前级的触发器电路是和正信号一同输出反相信号的电路，把晶体管的结构和级数相同，并被设置成没有两信号输出变形的电路，使开关晶体管全部具有用变容二极管或者同种反相晶体管得到互补性变容功能的结构。
全文摘要
一种信号传送系统，其特征在于具有遍及整个电子电路的晶体管逻辑电路、包含在存储器电路中的驱动电路和接收器电路；与上述驱动电路和上述接收器电路电连接的信号传输线路；以及功率供给线的电源/接地传输线路对，上述一对电源/接地传输线路的特性阻抗小于或等于接在上述电源/接地传输线路对上的信号驱动电路数目的传输线路的特性阻抗的总并列阻抗。
文档编号H01L27/06GK1855902SQ20061000472
公开日2006年11月1日 申请日期2003年1月30日 优先权日2002年1月31日
发明者大塚宽治, 宇佐美保 申请人:大塚宽治, 宇佐美保, 三洋电机株式会社, 夏普株式会社, 日本电气株式会社, 松下电器产业株式会社, 株式会社瑞萨科技