专利名称：半导体装置及其形成方法
技术领域：
本发明是有关于一种半导体装置及其形成方法，更进一步的说，是有关于一种能有效抑制电流拥挤效应，并使驱动电流得以改善的半导体装置及其形成方法。
背景技术：
超大型集成电路(very large scale integration，VLSI)的尺度缩小是近年来不断努力研究的课题。随着电路尺寸的变小以及运算速度的变快，装置驱动电流(device drive current)的改善即成为非常重要的课题之一。在所有用来改善装置驱动电流的方法中，拉伸硅沟道(strained silicon channel)是一种经常被使用的技术，因其可有效改善载流子移动率(carrier mobility)。在此所谓的拉伸(strain)属于应力(stress)的一种，可有效增加整体(bulk)电子与空穴的移动率(mobility)。金属氧化物半导体(metal oxidesemiconductor，MQS)装置的效能可通过被拉伸的表面沟道(strained-surface channel)而得以提升。通过此拉伸硅沟道技术的使用，可使半导体装置在维持原栅极长度(gate length)且不增加电路设计或制造困难度之下，有效地提升装置效能。
当硅材料被施以拉伸应力时，其中的电子移动率会明显地增加。一种提供拉伸应力的方法，是使用硅化锗外延(epitaxy)层为基底，在此基底上形成一松散硅化锗(relaxed SiGe)层，在松散硅化锗层上形成硅层，最后在此具有本质拉伸效果(inherent strain)的硅层上形成金属氧化物半导体。由于硅化锗的晶格常数大于硅的晶格常数，因此，上述的硅材料是受到双轴张力(biaxial tension)的作用，而使硅材料中的载流子移动率得以提升。
拉伸应力亦可通过下列方法而导入装置中在金属氧化物半导体装置上形成具有拉伸效果的接触蚀刻停止层(contact etchstop，CES)。在装置上沉积一层接触蚀刻停止层时，由于接触蚀刻停止层与被其所覆盖的材料之间的晶格间距(lattice spacing)不同，因此，会产生面内拉伸应力(in-plane strain)，使两者间的晶格间距值尽量接近。在沟道区域中，拉伸效果会随着外界所施加的拉伸应力大小而改变，进而提升其载流子移动率。施加于沟道区域中的拉伸效果，是取决于接触蚀刻停止层其本身的(intrinsic)拉伸效果以及其厚度，而接触蚀刻停止层本身的拉伸效果会随着其厚度的增加而增大。
接触蚀刻停止层虽有助于上述拉伸应力的施加，但形成较厚的接触蚀刻停止层有实际制程操作上的困难，例如层间介电层(inter-layer dielectric)会有间隙填充(gap filling)上的困难，因此，较厚的接触蚀刻停止层其实是不利于高密度电路的设计。图1所绘示的是不需要额外增加接触蚀刻停止层的厚度，即可有效提升沟道区域的拉伸应力的传统方法。
请参照图1，在形成栅极间隔物4之后，接着沿着栅极间隔物4边缘的基底2上形成凹陷6，此凹陷6是形成于源/漏极区域12中。之后，在装置上形成具有拉伸效果的接触蚀刻停止层10。由于凹陷6的形成，接触蚀刻停止层10施加至沟道区域8的拉伸应力得以提升，并且通过此拉伸应力的提升，大约可改善7％的装置驱动电流。
上述方法可有效改善较大尺寸的半导体装置的驱动电流；但是，在较小尺寸的半导体装置中，特别是在65纳米或更小尺寸装置的制造技术中，即使提升沟道移动率，上述方法亦无法有效改善驱动电流。推究其可能原因，在于源/漏极区域12中的凹陷6导致区域16处(其为源/漏极区域12与凹陷6之间最狭窄的区域)发生电流拥挤效应(current crowding effect)，使装置驱动电流因而降低。上述电流拥挤效应发生在小尺寸装置中的情形较大尺寸装置中为严重。在90纳米的制造技术中，因电流拥挤效应而引起的装置驱动电流下降约小于1％；但在65纳米的制造技术中，因电流拥挤效应而引起的装置驱动电流下降则达到约12％，并且随着装置尺寸的持续缩小，装置驱动电流的下降幅度还有可能更大。
发明内容
有鉴于此，本发明的目的之一在于提供一种半导体装置及其形成方法，在沟道区域中的拉伸应力得到提升的同时，亦能有效抑制电流拥挤效应的发生，使装置的驱动电流得以改善，且装置的漏电流(leakage current)亦可得以降低。
在本发明提供一种半导体装置，此半导体装置包括基底，栅极电极形成于基底上，栅极间隔物形成于栅极电极的两侧，源/漏极区域形成于基底中，以及导电区域形成于源/漏极区域上，导电区域包括第一导电区域以及第二导电区域，其中第二导电区域形成于第一导电区域以及栅极间隔物之间，第一导电区域的顶部表面是低于第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度。
本发明所述的半导体装置，该台阶的高度大体上介于1-30纳米之间，而该导电区域的厚度是大体上介于5-50纳米之间。
本发明所述的半导体装置，更包括一粘着层，形成于该栅极电极与该栅极间隔物之间，以及一顶盖层，形成于该基底、该栅极电极、该栅极间隔物以及该源/漏极区域上。
在本发明另提供一种半导体装置，此半导体装置包括基底，栅极电极形成于基底上，栅极间隔物形成于栅极电极的两侧，源/漏极区域形成于基底中，导电区域形成于源/漏极区域上，导电区域包括第一导电区域以及第二导电区域，其中第二导电区域形成于第一导电区域以及栅极间隔物之间，第一导电区域的顶部表面是低于第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度，半导体装置亦包括交界面，位于第一导电区域以及第二导电区域的交界处，交界面至栅极电极的边缘延伸处的最短距离为第一长度，其中，台阶的高度与第一长度的比值大体上介于1/7至3/7之间。
本发明所述的半导体装置，该栅极间隔物的厚度大体上大于15纳米，该第一长度大体上小于70纳米，该交界面至该栅极间隔物的边缘垂直延伸处的最短距离为一第二长度，其中该第二长度大体上介于1-55纳米之间。
本发明所述的半导体装置，该栅极间隔物包括一第一间隔物与一第二间隔物，该第一间隔物位于该栅极电极的侧壁上，而该第二间隔物位于该第一间隔物的外部边缘上，该导电区域是由硅化物所构成。
在本发明又提供一种形成半导体装置的方法，包括提供基底，在基底上形成栅极电极，在栅极电极的侧壁形成栅极间隔物，以栅极间隔物为掩膜，移除部分暴露于环境中的基底，而在基底中形成凹陷，移除部分的栅极间隔物，使栅极间隔物变薄，在凹陷中形成源/漏极区域，在源/漏极区域上形成导电区域，以及在导电区域上形成顶盖层，此顶盖层本质上具有拉伸效果。
本发明所述的形成半导体装置的方法，在该栅极电极的侧壁形成该栅极间隔物的步骤中，包括在该栅极电极的侧壁上形成一第一间隔物，以及在该第一间隔物的外部边缘上形成一第二间隔物，且该第一间隔物与该第二间隔物包括不同材料。
本发明所述的形成半导体装置的方法，在形成该第一间隔物的步骤中包括在该栅极电极与该基底上形成一粘着层，在该粘着层上形成一氮化层，以及蚀刻该粘着层与该氮化层，用以形成该第一间隔物。
本发明所述的形成半导体装置的方法，在该导电区域上形成一顶盖层的步骤中，包括在该导电区域上形成一接触蚀刻停止层，而该导电区域由硅化物所构成。
本发明所述半导体装置及其形成方法，在沟道区域中的拉伸应力得到提升的同时，亦能有效抑制电流拥挤效应的发生，使装置的驱动电流得以改善，且装置的漏电流亦可得以降低。
图1所绘示的是不需要额外增加接触蚀刻停止层的厚度，即可有效提升沟道区域的拉伸应力的传统方法；图2至图10是根据本发明一实施例所绘示的形成半导体装置的截面示意流程图；图11至图13是根据本发明另一实施例所绘示的形成半导体装置的截面示意流程图；图14至图16是根据本发明又一实施例所绘示的形成半导体装置的截面示意流程图。
具体实施例方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下请参照图2，分别在基底18上形成栅极介电材料20以及栅极电极21。栅极介电材料20最好是由高介电常数(高k值)材料所构成。在一较佳实施例中，基底18包括整体硅(bulk silicon)。在另一实施例中，基底18可包括例如锗、硅化锗、形成于硅化锗上的拉伸硅(strained silicon on SiGe)、形成于绝缘体上的硅(silicon oninsulator，SOI)、形成于绝缘体上的硅化锗(SGOI)或形成于绝缘体上的锗(germanium on insulator，GOI)。在基底18中形成浅沟槽隔离结构(shallow trench isolation，STI)24，作为与后续形成的装置电性隔离之用。浅沟槽隔离结构24一般是经由以下步骤所形成在基底18之中蚀刻出沟槽，之后以介电材料填充此沟槽。
在基底18中形成轻掺杂漏极(lightly doped drain，LDD)22，轻掺杂漏极22最好是使用栅极电极21作为蚀刻掩膜(mask)，并注入(implant)适当的杂质而形成。此外，可在基底18中选择性地形成晕圈区域(halo region)23，晕圈区域23的杂质与轻掺杂漏极22的杂质电性相反。晕圈区域23的形成是为了中和(neutralize)轻掺杂漏极22与后续形成的重掺杂源/漏极区域中的杂质，如此一来，在轻掺杂漏极22与后续形成的重掺杂源/漏极区域的边缘处可具有较好的陡降(abruptness)。晕圈区域23最好是形成于轻掺杂漏极22与后续形成的重掺杂源/漏极区域的边缘处。通过调整注入能量(energy level)以及杂质成份，可将杂质注入至所需的深度，最好是在接近轻掺杂漏极22与后续形成的重掺杂源/漏极区域的边缘处形成晕圈区域23。
请参照图3，在形成轻掺杂漏极22之后，接着在基底18上形成虚置层(dummy layer)25，虚置层25是作为后续形成间隔物(spacer)之用。在一较佳的实施例中，虚置层25包括氧化层26以及氮化层28，氧化层26有时亦称为粘着层。氧化层26与栅极电极21之间的粘着性，最好是较氮化层28与栅极电极21之间的粘着性为好。在另一实施例中，虚置层25可由单一或复合(composite)层所构成，其组成材料可由氧化物、氮化硅、氮氧化硅及/或其他低介电常数材料所构成，而其组成方法，可使用等离子加强型化学气相沉积法(plasma enhanced chemical vapor deposition，PEVCD)、低压化学气相沉积法(low-pressure chemical vapordeposition，LPCVD)、次常压化学气相沉积法(sub-atmosphericchemical vapor deposition，SAVCD)或原子层沉积法(atomiclayer deposition，ALD)。
请参照图4，图中所绘示的是在图3中的氧化层26与氮化层28在经过图案化(patterned)与蚀刻步骤后而形成栅极间隔物30。上述的蚀刻步骤可使用湿式蚀刻(wet etching)或干式蚀刻(dryetching)。栅极间隔物30包括氧化物部分30a以及氮化物部分30b。栅极间隔物30的厚度W1最好是介于约15-75纳米之间。
请参照图5，在形成栅极间隔物30之后，接着分别沿着栅极间隔物30两侧形成可弃式间隔物32，可弃式间隔物32的材料的蚀刻特性最好是与栅极间隔物30的材料的蚀刻特性不同，特别是与氮化物部分30b的材料的蚀刻特性不同，如此一来，在移除或蚀刻可弃式间隔物32时才不致于伤害栅极间隔物30。在一较佳的实施例中，可弃式间隔物32是由氧化物所构成。此外，可弃式间隔物32的厚度W3最好是介于约1-55纳米之间。栅极间隔物30与可弃式间隔物32的共同厚度W2较佳是小于约80纳米，最好是介于约30-80纳米之间。
请参照图6，在形成可弃式间隔物32之后，接着在基底18之中形成凹陷34。凹陷34最好是沿着可弃式间隔物32的边缘，非等向性(anisotropic)地蚀刻基底18而形成。凹陷34由可弃式间隔物32的边缘延伸至浅沟槽隔离结构24的边缘处。凹陷34的深度D较佳是小于约50纳米，最好是介于1-30纳米之间。
请参照图7，在形成凹陷34之后，接着移除可弃式间隔物32。在一较佳的实施例中是使用湿式蚀刻，并选择合适的蚀刻剂(etchant)来移除可弃式间隔物32。蚀刻剂的选择是根据可弃式间隔物32的材料而定。例如，当可弃式间隔物32由氧化物所构成时，使用含氢氟酸(HF)的蚀刻剂；当可弃式间隔物32由氮化硅所构成时，则使用含磷酸(H3PO4)的蚀刻剂。
请参照图8，在移除可弃式间隔物32之后，接着形成源/漏极区域36(亦称为扩散区域)。源/漏极区域36最好是使用栅极电极21与栅极间隔物30作为蚀刻掩膜，并注入(implant)适当的杂质而形成。在一实施例中是先移除可弃式间隔物32之后再形成源/漏极区域36，然本发明不限于此，在另一实施例中，可在可弃式间隔物32移除之前即形成源/漏极区域36。
请参照图9，在形成源/漏极区域36之后，接着在源/漏极区域36上形成导电区域38。导电区域38最好是由硅化物(silicide)所构成，且最好包含有镍元素。除了镍之外，其他例如钛(titanium)、钴(cobalt)、钯(palladium)、铂(platinum)或铒(erbium)等金属亦可用来形成上述的硅化物。
上述硅化物是经由以下步骤所形成先在基底18上坦覆式地(blanket)沉积合适的金属层，之后再针对该金属层进行回火(annealing)步骤，在回火步骤中，金属层会与底下的硅元素反应，而形成硅化物。未反应的金属随即使用蚀刻步骤移除，而留下导电区域38。导电区域38的厚度最好是介于5-50纳米之间。由于源/漏极区域36具有台阶状的高度，因此，导电区域38亦呈现台阶状(graded)。其中，导电区域38包括第一导电区域38a、第二导电区域38b以及交界面38c，第二导电区域38b是形成于第一导电区域38a以及栅极间隔物30之间，第一导电区域38a的顶部表面是低于第二导电区域38b的顶部表面，且上述二顶部表面相差一个台阶的高度(此台阶的高度亦可视为先前所述的凹陷深度D)。在此需注意的是，标号38a、38b与38c在此仅作为说明之用，在以下的叙述中皆以导电区域38统称之。
请参照图10，在形成导电区域38之后，接着在基底18上形成顶盖层(cap layer)40，顶盖层40亦可称为拉伸诱导层(straininducing layer)。拉伸的种类与强度是取决于沉积步骤与沉积材料的使用。沉积材料最好是氮化物或氮氧化物。顶盖层40可以是包括接触蚀刻停止层(contact etch stop，CES)与其他功能层的复合层。顶盖层40的厚度T是大于如图6所示的凹陷34的深度D，且顶盖层40的厚度T最好是介于100-1200纳米之间。
请继续参照图10，在本发明一实施例中，通过先前栅极间隔物30与可弃式间隔物32的形成，而将交界面38c与沟道区域43较传统技术更进一步地隔开(W2-W1)的距离，亦即在传统未形成有可弃式间隔物32的装置中，交界面38c与沟道区域43的距离为W1；但在本发明的上述实施例中，交界面38c与沟道区域43的间隔距离则成为W2，较传统技术更多了(W2-W1)的距离。
此外，交界面38c与源/漏极区域36的接合点(junction，即源/漏极区域36的边界中最接近交界面38c之处)44的距离D1也随着增加。因此，电流拥挤效应(current crowding effect)会减小，且装置的驱动电流亦可得到改善。另外，由导电区域38导通至基底18的漏电流(leakage current)亦会降低，此是由于导电区域38与接合点44之间的距离增加之故。
为了增加施加至沟道区域43的拉伸(strain)效果，距离W2应是愈小愈好。然而，当距离W2变小，则电流拥挤效应会增加，且饱和电流(saturation current，Idsat，图中未绘示)亦会受到负面的影响。因此，必须同时考虑上述因素来决定距离W2的实际值。在65纳米的制程技术中，距离W2较佳是小于约70纳米，且最好是介于30-70纳米之间。
沟道区域43的拉伸诱导效应以及装置的饱和电流是与如图6所示的凹陷深度D有关。较大的凹陷深度D可增加沟道区域43的拉伸诱导效应；然而，随着凹陷深度D的增加，交界面38c与接合点44会变得更为接近，因此发生电流拥挤效应的可能性也会提高。若能考量以下因素“增加距离W2可降低电流拥挤效应发生的可能性”，即有可能求得D与W2的平衡值，而使装置发挥最佳效果。较佳的D/W2值可经由实验得到。在一较佳的实施例中，D/W2的比例是介于约1/7至3/7之间。
请参照图11，在本发明的另一实施例中，在如图6所示的结构形成之后，可弃式间隔物32的外部区域被移除，而形成较薄的可弃式间隔物32’；上述的移除步骤较佳是使用干式蚀刻，亦可使用湿式蚀刻，并可通过调整蚀刻时间来控制可弃式间隔物32’的厚度。而图12与图13则绘示出分别在基底上形成导电区域38与顶盖层40的情形。
图14至图16则分别绘示出本发明又一实施例的制造方法。在此实施例中，装置的初期的制造步骤类似图2至图4所绘示的制造步骤。然而在此实施例中，栅极间隔物30的厚度W2’最好是大于如图4所示的栅极间隔物30的厚度W1，并且最好是与如图5所示的栅极间隔物30与可弃式间隔物32的共同厚度W2相近似。图15至图16所分别绘示的是形成凹陷34(其深度以D表示)以及源/漏极区域36。在形成图16所示的源/漏极区域36后，接着栅极间隔物30经由蚀刻而变薄，厚度由原先的W2变薄为W1，回到如图8所示的结构。在一较佳的实施例中，栅极间隔物30可包括氧化物部分30a与氮化物部分30b，上述移除部分的栅极间隔物30的蚀刻步骤，可使用含磷酸(H3PO4)的蚀刻剂。而W1/W2’的比值可通过控制蚀刻时间来调整。在上述部分的栅极间隔物30被移除后，随后分别形成导电区域38以及顶盖层40，如图9与图10所示。在此实施例中，由于使用材料与制造方法已于先前实施例中描述，因此不再赘述。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下2、18基底10接触蚀刻停止层16区域20栅极介电材料21栅极电极22轻掺杂漏极23晕圈区域24浅沟槽隔离结构25虚置层26氧化层28氮化层4、30栅极间隔物30a氧化物部分30b氮化物部分32可弃式间隔物6、34凹陷12、36源/漏极区域38导电区域38a第一导电区域38b第二导电区域38c交界面40顶盖层8、43沟道区域44接合点W1、W2、W2’、W3、T厚度D深度
权利要求
1.一种半导体装置，其特征在于，所述半导体装置包括一基底；一栅极电极，形成于该基底上；一栅极间隔物，形成于该栅极电极的两侧；一源/漏极区域，形成于该基底中；以及一导电区域，形成于该源/漏极区域上，该导电区域包括一第一导电区域以及一第二导电区域，其中该第二导电区域是形成于该第一导电区域以及该栅极间隔物之间，该第一导电区域的顶部表面是低于该第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度。
2.根据权利要求1所述的半导体装置，其特征在于，该台阶的高度介于1-30纳米之间，而该导电区域的厚度是介于5-50纳米之间。
3.根据权利要求1所述的半导体装置，其特征在于，更包括一粘着层，形成于该栅极电极与该栅极间隔物之间，以及一顶盖层，形成于该基底、该栅极电极、该栅极间隔物以及该源/漏极区域上。
4.一种半导体装置，其特征在于，所述半导体装置包括一基底；一栅极电极，形成于该基底上；一栅极间隔物，形成于该栅极电极的两侧；一源/漏极区域，形成于该基底中；一导电区域，形成于该源/漏极区域上，该导电区域包括一第一导电区域以及一第二导电区域，其中该第二导电区域形成于该第一导电区域以及该栅极间隔物之间，该第一导电区域的顶部表面是低于该第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度；以及一交界面，位于该第一导电区域以及该第二导电区域的交界处，该交界面至该栅极电极的边缘延伸处的最短距离为一第一长度，其中，该台阶的高度与该第一长度的比值介于1/7至3/7之间。
5.根据权利要求4所述的半导体装置，其特征在于，该栅极间隔物的厚度大于15纳米，该第一长度小于70纳米，该交界面至该栅极间隔物的边缘垂直延伸处的最短距离为一第二长度，其中该第二长度介于1-55纳米之间。
6.根据权利要求4所述的半导体装置，其特征在于，该栅极间隔物包括一第一间隔物与一第二间隔物，该第一间隔物位于该栅极电极的侧壁上，而该第二间隔物位于该第一间隔物的外部边缘上，该导电区域是由硅化物所构成。
7.一种形成半导体装置的方法，其特征在于，所述形成半导体装置的方法包括提供一基底；在该基底上形成一栅极电极；在该栅极电极的侧壁形成一栅极间隔物；以该栅极间隔物为掩膜，移除部分暴露于环境中的该基底，而在该基底中形成一凹陷；移除部分的该栅极间隔物，使该栅极间隔物变薄；在该凹陷中形成一源/漏极区域；在该源/漏极区域上形成一导电区域；以及在该导电区域上形成一顶盖层，该顶盖层本质上具有拉伸效果。
8.根据权利要求7所述的形成半导体装置的方法，其特征在于，在该栅极电极的侧壁形成该栅极间隔物的步骤中，包括在该栅极电极的侧壁上形成一第一间隔物，以及在该第一间隔物的外部边缘上形成一第二间隔物，且该第一间隔物与该第二间隔物包括不同材料。
9.根据权利要求8所述的形成半导体装置的方法，其特征在于，在形成该第一间隔物的步骤中包括在该栅极电极与该基底上形成一粘着层，在该粘着层上形成一氮化层，以及蚀刻该粘着层与该氮化层，用以形成该第一间隔物。
10.根据权利要求7所述的形成半导体装置的方法，其特征在于，在该导电区域上形成一顶盖层的步骤中，包括在该导电区域上形成一接触蚀刻停止层，而该导电区域由硅化物所构成。
全文摘要
本发明提供一种半导体装置及其形成方法，此半导体装置包括基底，栅极电极形成于基底上，栅极间隔物形成于栅极电极的两侧，源/漏极区域形成于基底中，以及导电区域形成于源/漏极区域上，导电区域包括第一导电区域以及第二导电区域，其中第二导电区域形成于第一导电区域以及栅极间隔物之间，第一导电区域的顶部表面是低于第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度。本发明所述半导体装置及其形成方法，在沟道区域中的拉伸应力得到提升的同时，亦能有效抑制电流拥挤效应的发生，使装置的驱动电流得以改善，且装置的漏电流亦可得以降低。
文档编号H01L21/336GK1897303SQ200610001770
公开日2007年1月17日 申请日期2006年1月25日 优先权日2005年7月14日
发明者王志豪, 王大维, 蔡庆威 申请人:台湾积体电路制造股份有限公司