专利名称：深沟槽电隔离中压cmos器件及其制造方法
技术领域：
本发明涉及互补金属氧化物半导体(CMOS)器件的领域，尤其涉及电隔离中压CMOS器件。
图1示出包括两个相邻p沟道金属氧化物半导体(PMOS)晶体管110的半导体器件10的截面图，所述晶体管110具有设置在半导体衬底100的相邻N阱区105中的沟道区115。每个晶体管110包括源极112、漏极114、以及栅电极116，该栅电极116在源极112和漏极114之间延伸且设置在半导体衬底100上的氧化层118上。晶体管110通过场氧化区120相互分开并隔离，该场氧化区120通常由硅的局部氧化(LOCOS)形成，且因此有时还称作LOCOS氧化膜120。
当半导体器件10是体硅互补MOS(CMOS)半导体器件时，这些PMOS晶体管110中的每一个都与相应的n沟道MOS(NMOS)器件(未示出)有关且与其连接。
晶体管110是“中压晶体管”，在这里其是指设计成对于双电源操作工作在±3.5V和±20V之间的最大电压下的晶体管，或者是指设计成对于单电源操作工作在+7V到+40V之间的最大电压下的晶体管。
场氧化区120使晶体管110相互分开并隔离。因此，必须将场氧化区120设计成当晶体管110处在其最大工作电压下时，晶体管110的耗尽区不会相互“接触”。对于具有15伏特的最大工作电压范围(和30伏特的击穿电压)的中压CMOS晶体管110，耗尽区从源极114横向和垂直地延伸到半导体衬底100中约2.75μm。因此，在这种情况下，场氧化区120必须具有至少5.5μm的宽度。因此，在相邻晶体管110的漏极114之间的距离必须大于5.5μm。
由于要求场氧化区120具有足够的宽度以隔离相邻晶体管110的空间电荷区，因此限制了在半导体器件10内的晶体管制造密度。
因此，希望提供一种具有较大的电隔离中压晶体管密度的半导体器件。还希望提供一种半导体衬底中的用于器件的改进电隔离结构。还希望提供一种以较大密度制造电隔离中压晶体管的方法。
在本发明的一个方案中，半导体器件包括具有第一杂质类型的半导体衬底；第一和第二阱区，其彼此相邻地设置在半导体衬底内，且各自具有第二杂质类型；第一阱区中的其间具有第一沟道区的第一源极区和第一漏极区，各自具有第一杂质类型；第二阱区中的其间具有第二沟道区的第二源极区和第二漏极区，各自具有第一杂质类型；第一栅极，其设置在第一沟道区上方的半导体衬底上；第二栅极，其设置在第二沟道区上方的半导体衬底上；半导体衬底上的场氧化区，其在第一和第二漏极区之间延伸并将二者分开；沟槽，其从场氧化区向下延伸到大于第一和第二沟道的空间电荷区深度的深度；以及设置在沟槽中的电介质材料。
有利地，电介质材料是热氧化物。同样有利地，场氧化区的宽度小于2μm。
在本发明的另一方案中，半导体器件包括半导体衬底；第一和第二中压MOS晶体管，各自在半导体衬底中具有沟道区；半导体衬底上的场氧化区，其在第一和第二中压MOS晶体管之间延伸并将二者分开；沟槽，其从场氧化区向下延伸至大于第一和第二中压MOS晶体管的空间电荷区深度的深度；以及设置在沟槽中的电介质材料。
有利地，沟槽包围并隔离第一和第二中压MOS器件中的每一个。同样有利地，场氧化区的宽度小于2μm。
在本发明的另一方案中，制造CMOS半导体器件的方法包括在半导体衬底上形成场氧化层；在场氧化层中形成沟槽，其中沟槽的宽度小于场氧化层的宽度，使得场氧化层包围沟槽的上部外围；在沟槽内形成氧化物材料；以及形成各自在半导体衬底中具有沟道区的第一和第二中压MOS晶体管，所述第一和第二中压MOS晶体管通过沟槽相互隔离并分开，其中沟槽从场氧化区向下延伸到半导体衬底中达到大于第一和第二中压MOS晶体管的空间电荷区深度的深度。
有利地，形成第一和第二中压MOS晶体管包括在半导体衬底中形成第一和第二阱区，其中半导体衬底具有第一导电类型，第一和第二阱区具有第二导电类型，第一中压MOS晶体管形成在第一阱区中，而第二中压MOS晶体管形成在第二阱区中。同样有利地，场氧化区的宽度小于2μm。
图1示出具有由场氧化区分开的两个MOS晶体管的半导体器件；图2示出具有由其下方形成有沟槽的场氧化区分开的两个MOS晶体管的半导体器件。
图2示出包括两个相邻p沟道金属氧化物半导体(PMOS)晶体管210的半导体器件20的截面图，所述晶体管210具有在p型半导体衬底200的相邻N阱区205中形成的沟道区215。每个晶体管210包括源极212、漏极214和栅电极216，该栅电极216在源极212和漏极214之间延伸，并设置在半导体衬底200上的氧化层218上。晶体管210通过半导体衬底200中的深沟槽230相互分开并隔离。通常由硅的局部氧化(LOCOS)形成、并因此有时还称作LOCOS氧化膜220的场氧化区220位于沟槽230的顶部上。
当半导体器件20是体硅互补MOS(CMOS)半导体器件时，这些PMOS晶体管210中的每一个与相应的n沟道MOS(NMOS)器件(未示出)有关且与其连接。
晶体管210是“中压晶体管”，在这里其是指设计成对于双电源操作工作在±3.5V和±20V之间的最大电压下的晶体管，或者是指设计成对于单电源操作工作在+7V到+40V之间的最大电压下的晶体管。
有利地，沟槽230填充有电介质材料，如用于表面状态控制的热氧化物(例如，SiO2)。甚至更加有利的是，沟槽填充有热氧化物、热氧化物上的四乙氧基甲硅烷(TEOS)、以及沟槽中心层中的轻掺杂多晶硅材料。
沟槽230使晶体管210相互分开并隔离。即，沟槽230防止晶体管210的耗尽区相互“接触”。有利地，沟槽230包围并隔离阱205和/或晶体管210中的每一个。
有利地，沟槽230从场氧化区220向下延伸到半导体衬底200中达到大于晶体管的耗尽区深度的深度。对于最大工作电压范围为15伏特(和击穿电压为30伏特)的中压CMOS晶体管210，耗尽区从漏极214垂直延伸到半导体衬底200中约2.75μm。因此，在这种情况下，有利地，沟槽230具有自半导体衬底200的顶部约2.75μm或更大的深度。甚至更有利的是，沟槽230的底部在N阱区205底部的下方向下延伸到掺杂半导体衬底200中。
另一方面，由于沟槽230，与图1的器件10的场氧化区120相比，可以减小场氧化区220的宽度，图1中的器件10不具有沟槽230。因此，与图1的相邻晶体管110之间的距离相比，也可以减小图2的相邻晶体管210之间的距离。例如，在中压晶体110和210为15伏特的器件、而图1的场氧化层120的最小宽度必须为大约5.5μm的情况下，图2的场氧化层220的宽度可以小于2.0μm，事实上在这种情况下仅为大约1.4μm。
因此，在其他各个方面都相同的情况下，半导体器件20可以具有远远大于半导体器件10的晶体管密度。
半导体器件20可以如下制造。首先形成具有LOCOS场隔离区220的衬底200。然后，在LOCOS场隔离区220中形成沟槽230，使得场隔离区220总是与沟槽230重叠。蚀刻之后，有利地，在沟槽230中热生长氧化物。同样有利的是，TEOS层形成在热氧化物上的沟槽中，并且轻掺杂的多晶硅形成在沟槽的中心层中。接下来，有利地，在衬底上进行化学机械抛光(CMP)工艺。然后，根据常规工艺制造CMOS器件，从而通过沟槽230分开相邻的器件。
虽然在本文中公开了实施例，但是在保持在本发明的思想和范围内的各种变化都是可能的。例如，尽管图2所示的器件包括形成在p型半导体衬底的N阱中的两个PMOS晶体管，但是阱、衬底等的导电类型可以变化或反转。例如，器件可以包括形成在n型半导体衬底中的两个P阱中的两个NMOS晶体管。在查阅了本文中的说明书、附图和权利要求书之后，对于本领域技术人员而言这种变化是清楚的。因此，本发明限制在附属权利要求书的精神和范围内。
权利要求
1.一种半导体器件，包括具有第一杂质类型的半导体衬底(200)；第一和第二阱区(205)，其设置在所述半导体衬底(200)中且彼此相邻，并且各自具有第二杂质类型；在所述第一阱区(205)中的其间具有第一沟道区(215)的第一源极区(212)和第一漏极区(214)，各自具有所述第一杂质类型；在所述第二阱区(205)中的其间具有第二沟道区(215)的第二源极区(212)和第二漏极区(214)，各自具有所述第一杂质类型；第一栅极(216)，其设置在所述第一沟道区(215)上方的所述半导体衬底(200)上；第二栅极(216)，其设置在所述第二沟道区(215)上方的所述半导体衬底(200)上；所述半导体衬底(200)上的场氧化区(220)，其在所述第一和第二漏极区(214)之间延伸并将二者分开；沟槽(230)，其从所述场氧化区(220)向下延伸至大于所述第一和第二沟道(215)的空间电荷区深度的深度；以及设置在所述沟槽(230)中的电介质材料。
2.如权利要求1所述的器件，其中所述电介质材料是热氧化物。
3.如权利要求2所述的器件，还包括所述沟槽中的四乙氧基甲硅烷(TEOS)材料和掺杂多晶硅材料。
4.如权利要求1所述的器件，其中所述第一和第二漏极区(214)各自偏置在大约15伏特下，并且其中所述场氧化区(220)的宽度小于5μm。
5.如权利要求4所述的器件，其中所述场氧化区(220)的宽度小于2μm。
6.一种半导体器件，包括半导体衬底(200)；第一和第二中压MOS晶体管(210)，各自在所述半导体衬底(200)中具有沟道区(215)；所述半导体衬底(200)上的场氧化区(22)，其在所述第一和第二中压MOS晶体管(210)之间延伸并将二者分开；沟槽(230)，其从所述场氧化区(220)向下延伸至大于所述第一和第二中压MOS晶体管(210)的空间电荷区深度的深度；以及设置在所述沟槽(230)中的电介质材料。
7.如权利要求6所述的器件，其中所述电介质材料是热氧化物。
8.如权利要求7所述的器件，还包括所述沟槽(230)中的四乙氧基甲硅烷(TEOS)材料和掺杂多晶硅材料。
9.如权利要求6所述的器件，还包括第一和第二阱区(205)，其中所述半导体衬底(200)具有第一导电类型，所述第一和第二阱区(205)具有第二导电类型，所述第一中压MOS晶体管(210)形成在所述第一阱区(205)中，且所述第二中压MOS晶体管(210)形成在所述第二阱区(205)中。
10.如权利要求9所述的器件，其中所述沟槽(220)包围并隔离所述第一和第二阱区(205)中的每一个。
11.如权利要求6所述的器件，其中所述中压晶体管(210)各自在大约15伏特下工作，并且其中所述场氧化区(230)的宽度小于5μm。
12.如权利要求11所述的器件，其中所述场氧化区(230)的宽度小于2μm。
13.如权利要求6所述的器件，其中所述沟槽(230)包围并隔离所述第一和第二中压MOS晶体管(210)中的每一个。
14.一种制造CMOS半导体器件的方法，包括在半导体衬底(200)上形成场氧化层(220)；在所述场氧化层(220)中形成沟槽(230)，其中所述沟槽(230)的宽度小于所述场氧化层(220)的宽度，使得所述场氧化层(220)包围所述沟槽(230)的上部外围；在所述沟槽(230)内形成氧化物材料；以及形成第一和第二中压MOS晶体管(210)，各自在所述半导体衬底(200)中具有沟道区(215)，所述第一和第二中压MOS晶体管(210)通过所述沟槽(230)相互隔离并分开，其中所述沟槽(230)从所述场氧化区(220)向下延伸到所述半导体衬底(200)中达到大于所述第一和第二中压MOS晶体管(210)空间电荷区深度的深度。
15.如权利要求13所述的方法，其中在所述沟槽(230)内形成氧化物材料包括生长热氧化物材料。
16.如权利要求14所述的方法，还包括在所述沟槽(230)中形成四乙氧基甲硅烷(TEOS)材料和掺杂多晶硅材料。
17.如权利要求14所述的方法，其中形成各自在所述半导体衬底(200)中具有沟道区(215)的第一和第二中压MOS晶体管(210)包括在所述半导体衬底(200)中形成第一和第二阱区(205)，其中所述半导体衬底(200)具有第一导电类型，所述第一和第二阱区(205)具有第二导电类型，所述第一中压MOS晶体管(210)形成在所述第一阱区(205)中，且所述第二中压MOS晶体管(210)形成在所述第二阱区(205)中。
18.如权利要求17所述的方法，其中所述沟槽(230)包围并隔离所述第一和第二阱区(205)中的每一个。
19.如权利要求14所述的方法，其中所述沟槽(230)包围并隔离所述第一和第二中压MOS器件(210)中的每一个。
20.如权利要求12所述的方法，其中所述场氧化区(220)的宽度小于2μm。
全文摘要
一种中压CMOS半导体器件(20)，通过使用深沟槽结构(230)以电隔离相邻晶体管(210)来提供较高的晶体管(201)密度。该器件包括半导体衬底(200)；第一和第二中压MOS晶体管(210)，各自在半导体衬底(200)中具有沟道区(215)；半导体衬底(200)上的场氧化区(220)，其在第一和第二中压MOS晶体管(210)之间延伸并将二者分开；沟槽(230)，其从场氧化区(220)向下延伸到大于第一和第二中压MOS晶体管(210)的空间电荷区深度的深度；以及设置在沟槽(230)中的电介质材料。
文档编号H01L21/8234GK101032019SQ200580032838
公开日2007年9月5日 申请日期2005年9月22日 优先权日2004年9月30日
发明者卢西恩·雷穆斯·阿尔布, 斯特凡·豪塞尔, 沃尔夫冈·奥恩, 霍尔格·施利格坦恩霍斯特 申请人:皇家飞利浦电子股份有限公司