阻挡层的选择性实施以实现在具有高k电介质的CMOS器件制造中的阈值电压控制的利记博彩app

专利名称：阻挡层的选择性实施以实现在具有高k电介质的CMOS器件制造中的阈值电压控制的利记博彩app
技术领域：
本发明一般涉及一种半导体器件，更具体地说，涉及一种具有nFET 和pFET器件区的互补金属氧化物半导体(CMOS)结构，该结构将在栅 极导体和高k栅极电介质之间的绝缘中间层引入pFET器件区的至少一个 pFET器件中，而未将该绝缘中间层引入nFET器件区中，其中该绝缘中 间层稳定了 pFET器件的阈值电压Vt和平带电压Vfb，而基本上不影响 nFET器件区内的器件的阈值电压Vt和平带电压Vft。
背景技术：
在标准硅互补金属氧化物半导体(CMOS)技术中，p型场效应晶体 管(pFET)采用掺硼(或其它受主)的p型多晶硅层作为沉积在二氧化硅 或氧氮化硅栅极氧化物层顶部上的栅极导体。通过该多晶硅层施加栅极电 压，从而在栅极氧化物层下面的n型硅中产生反转沟道。
为了使pFET正常工作，在对多晶硅(多晶Si)栅极导体施加的电压 稍负时，反转应该开始发生。对如图1所示的栅极叠层结构，反转发生是 带对准的结果。具体地说，图1示出了在零栅极偏压下跨过典型pFET中 的多晶Si/栅极氧化物栅极叠层的近似带对准。在图1中，Ec、 Ev和Ef分 别是硅的导电边、价带边和费米能级。多晶Si/栅极氧化物/n型硅叠层形成 了电容器，其(根据村底掺杂)在0V附近迅速反转而在+ IV附近迅速聚 积。因此，可以被解释为反转开始发生时的电压的阈值电压Vt近似为0V， 而作为紧接电容器开始迅速聚积之后的电压的平带电压Vft，近似为+1V。 阈值电压Vt和平带电压Vfb的精确数值与硅衬底中的掺杂能级有关，且可以通过选择合适的衬底掺杂能级而略有变化。
在未来技术中，二氧化硅或氧氮化硅电介质将被具有较高介电常数的
栅极材料替代。这些材料被称为"高k"材料，其中术语"高k"表示其 介电常数大于4.0，优选大于约7.0的绝缘材料。除非另有说明，这里提到 的介电常数是相对于真空而言。由于其在高温下的优良热稳定性，在各种 可能性中，氧化铪、硅酸铪或氧氮化铪硅是常规栅极电介质的最合适的替 代候选。
不幸地，当釆用电介质例如氧化铪或硅酸铪制造p型场效应晶体管时， 一个众所周知的问题是器件的平带电压Vfb从其接近约+lV的理想位置移 动到约0+/-300mVo C. Hobbs等题目为"Fermi Level Pinning at the Poly-Si/Metal Oxide Interface" , 2003 Symposium on VLSI Technology Digest of Technical Papers中发表了平带电压Vft的这种移动。因此，器件 的阈值电压Vt移动到近似-IV。该阈值电压Vt移动被认为是铪基栅极氧 化物层与多晶硅层之间的密切的相互作用的结果。 一种模型(见，例如， C. Hobbs等，同上)推测，这样的相互作用引起多晶硅-栅极氧化物界面处 硅带隙中的态密度的增加，导致"费米能级钉扎(pinning)"。因此，阈 值电压Vt不在"正确的，，位置，即，对于可用的CMOS (互补金属氧化 物半导体)技术，该阈值电压Vt太高。
最近已经示出了在高k电介质(HfSiO)与多晶硅栅极导体之间采用 薄(5-15A)绝缘中间层例如氮化铝(A1N)，可以显著地控制由高k栅极 电介质的引入导致的阈值电压Vt移动。图2示出了具有2.5nm厚SiO;j电 介质层(控制)的pFET器件的电容-电压图，如参考标号1所示；具有在 l.Onm Si02电介质层顶上的3.0nm HfSiO高k电介质的pFET器件的电容 -电压图，如参考标号2所示；以及具有在l.Onm Si02电介质层顶上的3.0nm HfSiO高k电介质顶上的A1N绝缘中间层的pFET器件的电容-电压图，如 参考标号3所示。
仍然参考图2，具有在l.Onm Si02电介质层顶上的3.0nm HfSiO高k 电介质的pFET器件的电容-电压图与具有在l.Onm Si02电介质层顶上的
93.0nm HfSiO高k电介质顶上的A1N绝缘中间层的pFET器件的电容-电压 图的比^明，引入A1N绝缘中间层的pFET器件的阈值电压Vt和平带电 压Vft的正向移动近似为400mV，其中阈值Vt和平带电压Vft朝向它们的 工作值移动。
然而，申请人已经确定，nFET器件中的多晶硅栅极导体与高k电介 质之间的AlN绝缘中间层的存在导致阈值电压Vt的正向移动，如图3所示。 图3示出了包括2.5nm厚Si02电介质层(控制)的nFET器件的电容-电 压曲线，如参考标号l，所示；包括在l.Onm Si02电介质层顶上的3.0nm HfSiO高k电介质的nFET器件的电容-电压曲线，如参考标号2，所示； 以及包括在l.Onm Si02电介质层顶上的3.0nm HfSiO高k电介质顶上的 A1N绝缘中间层的nFET器件的电容-电压曲线，如参考标号3，所示。
包括在l.Onm Si02电介质层顶上的3.0nm HfSiO高k电介质顶上的 A1N绝缘中间层的nFET器件的电容-电压罔与包括2.5nm厚Si02电介质 层(控制)的nFET器件的电容-电压图的比较表明，阈值电压Vt的正向 移动偏离包括2.5nm厚SK)2电介质层(控制)的nFET器件的电容-电压 图约400mV。由nFET器件内A1N绝缘中间层引入引起的阈值电压Vt的 正向移动与没有A1N绝缘中间层的pFET器件的阈值电压Vt的最初负向移 动是同样不利的特性。
从nFET器件区去除A1N绝缘中间层而不损坏下伏的(underlying) nFET器件区表面或不从pFET器件区去除A1N绝缘中间层的现有方法是 未知的。由于其对下伏的高k电介质的不利影响，现有的蚀刻剂例如KOH 或干法反应蚀刻技术是不合需要的。
考虑到上述控制阈值电压Vt和平带电压Vft移动的问题，几乎不可能 开发能够同时稳定nFET和pFET器件的阈值和平带电压Vt、 Vft的高k 栅极电介质CMOS技术。因此，需要一种能够稳定包含包括高k电介质的 栅极叠层的nFET和pFET器件的阈值电压Vt和平带电压Vft的方法和结 构。

发明内容
本发明的一个目的是4^供一种稳定nFET和pFET器件的阈值电压Vt 和平带电压Vfb的CMOS结构。本发明的另 一 目的是提供一种具有仅存在 于pFET器件中的绝缘中间层例如A1N的CMOS结构，其中所述绝缘中 间层稳定pFET器件的阈值电压Vt和平带电压Vfb，而不劣化nFET器件 的阈值电压和平带电压的稳定性。
本发明通过在高k电介质与栅极导体之间提供绝缘中间层，有利地稳 定了 pFET器件的阈值电压Vt和平带电压Vft，其中所述绝缘中间层通过 空间分离防止了高k栅极电介质与栅极导体之间的相互作用。通过从nFET 器件去除绝缘中间层而不蚀刻nFET器件或者不从pFET器件去除绝缘中 间层，稳定由nFET器件中的绝缘中间层的引入引起的阈值电压Vt和平带 电压Vft移动。广泛地说，提供具有高k电介质pFET和nFET器件的CMOS 结构的发明方法包括以下步骤
提供具有第一器件区和第二器件区的半导体衬底；
在包括所述第 一器件区和所述第二器件区的所述半导体衬底顶上形成 电介质叠层，所述电介质叠层包括在高k电介质顶上的绝缘中间层；
从所述第一器件区去除所述绝缘中间层，而不从所述第二器件区去除 所述绝缘中间层；
在所述第二器件区中的所述绝缘中间层和所述第一器件区中的所述高 k电介质顶上形成栅极导体；以及
蚀刻所述栅极导体、所述绝缘中间层和所述高k电介质，以提供在所 述第二器件区中的至少一个栅极叠层以及在所述第一器件区中的至少一个
栅极叠层。
才艮据本发明，所述第一器件区是其中形成nFET器件的区域，而所述 第二器件区是其中形成pFET器件的区域。本发明中采用的所述绝缘中间 层是通过空间分离能够防止高k栅极电介质与栅极导体之间的相互作用的 任何绝缘材料。此外，本发明中采用的所述绝缘中间层具有足够高的介电 常数(约为4.0或更大)，以便由于其的添加使(由串连电容效应引起的)栅极电容的降低最小。本发明的绝缘中间层基本上不与下伏的高k栅极电
介质反应；因此，其不会与高k栅极电介质反应形成硅化物。本发明的绝 缘中间层也不与上覆的栅极导体反应。
本发明的绝缘中间层的其它特性特征在于，其是化学稳定的，以致硅 不能使其还原。在其中本发明的绝缘中间层的某些分解可能发生的情况下， 本发明的绝缘中间层不应是对硅的n型掺杂剂。相反地，本发明的绝缘中 间层可以是p型掺杂剂或中性掺杂剂，以便器件性能不会受到不利的影响。 而且，本发明中采用的绝缘中间层应该是能够承受(标准CMOS处理的典 型的约1000。C的)高温的难熔化合物。
绝缘金属氮化物，即包含其中可以可选地包括氧的材料的金属氮化物。绝 缘中间层的实例包括但不限于氮化铝(A1N)、氧氮化铝(A10xNy)、 氮化硼(BN )、氧氮化硼(BOxNy)、氮化镓(GaN)、氧氮化镓(GaON)、 氮化铟(InN)、氧氮化铟(InON)和它们的结合。绝缘中间层是位于高 k栅极电介质与栅极导体之间的薄中间层。典型地，绝缘中间层具有在约1 至约25A范围内的厚度，其中约2至约15A的厚度更典型。绝缘中间层是 通过沉积或热生长形成的。沉积包括镀敷、溅射、原子层化学气相沉积
(ALCVD)或金属有机化学气相沉积(MOCVD)。
高k电介质包括其介电常数大于4.0，优选大于7.0的任何介电材料。 在本发明的高度优选实施例中，高k电介质包括HfO;j、硅酸铪或氧氮化铪 硅。高k电介质是通过沉积或热生长形成的。热生长可以包括氧化、氮化 和/或氧氮化。沉积可以包括化学气相沉积(CVD)、等离子体增强CVD
(PECVD)、金属有机化学气相沉积(MOCVD)、高密度化学气相沉积
(HDCVD)、镀敷、溅射、蒸发和/或化学溶液沉积。
从所述第 一器件区去除所述绝缘中间层而不从所述第二器件区去除所 述绝缘中间层可以包括以下步骤在所述第二器件区顶上形成阻挡掩模， 其中使所述第一器件区暴露；以及从所述第一器件区蚀刻所述绝缘中间层。 绝缘中间层可以通过这样的蚀刻化学(etch chemistry)被蚀刻，所述蚀刻化学可以去除绝缘中间层，而基本上不蚀刻位于第二器件区中的阻挡掩模 和位于第一器件区中的绝缘中间层下面的高k电介质部分。
本发明的另一方面是通过上述方法提供CMOS结构。广泛地i兌，本发 明提供了一种CMOS结构，其包括
半导体衬底，具有第一器件区和第二器件区；
所述第一器件区包括至少一个第一栅极叠层，所述至少一个第一栅极 叠层包括第一高k栅极电介质和第一栅极导体，
所述第二器件区包括至少一个第二栅极叠层，所述至少一个第二栅极
叠层包括第二高k电介质、在所述高k栅极顶上的绝缘中间层以及在所述 绝缘层顶上的第二栅极导体，其中所述绝缘中间层能够稳定所迷第二器件 区的阈值电压和平带电压，而不使所述第一器件区的阈值电压和平带电压 移动。


图1是示出了在零栅极偏压Vg = 0V下，跨过典型pFET中的现有技 术栅极叠层的近似带对准的示意图。量Ec和Ev分别表示在硅衬底和多晶 硅栅极中的导带和价带边。Ef表示在零栅极偏压下在硅衬底和多晶硅栅极 中的费米能级位置(点线)。
图2是示出了三种pFET器件的电容-电压曲线的曲线图。电容电压曲 线包括以下器件的图包括在lnm Si02电介质层上的3nm HfSiO高k电 介质上的A1N阈值绝缘中间层的pFET;包括在lnm Si02电介质层上的 3nm HfSiO高k电介质的pFET;以及包括2.5nm厚Si02电介质层的pFET。
图3是示出了三种nFET器件的电容-电压曲线的曲线图。电容电压曲 线包括以下器件的图包括在lnm Si02电介质层上的3nm HfSiO高k电 介质上的A1N阈值绝缘中间层的nFET;包括在lnm Si02电介质层上的 3nm HfSiO高k电介质的nFET;以及包括2.5nm厚Si02电介质层的nFET。
图4是(通过截面图)示出了本发明的CMOS结构的图示表示，该 CMOS结构包括pFET器件区和nFET器件区，其中该pFET器件区在高
13k栅极电介质与多晶Si栅极导体之间具有阈值电压Vt稳定绝缘中间层，已 从该nFET器件区采用本发明的选择性蚀刻工艺去除了绝缘中间层。
图5-8是(通过截面图)示出了用于提供图4中示出的CMOS结构的 本发明方法的工艺步骤的图示表示。
图9是示出了本发明的CMOS结构的电容电压特性的图，其中已从 nFET器件中去除了绝缘中间层。
图10是示出了在本发明的选择性蚀刻工艺之后的A1N含量的XPS谱。
具体实施例方式
现在将更详细地说明提供了一种CMOS结构和制造该CMOS结构的 方法的本发明，该CMOS结构具有在至少一个pFET器件的高k栅极电介 质与栅极导体之间的绝缘中间层(例如A1N中间层)，但不将该绝^彖中间 层引入nFET器件，其中绝缘中间层的定位稳定了 pFET和nFET器件的 阈值电压Vt和平带电压Vft。术语"绝缘中间层"表示包含金属氮化物的 中间层，其可以包括金属氮化物和金属氧氮化物材料。
参考图4，其是(通过截面图)示出了本发明的CMOS结构10的图 示表示。具体地说，CMOS结构10包括半导体衬底12，该半导体衬底12 具有被隔离区30隔离的pFET器件区15和nFET器件区25。尽管该图示 出了在衬底12上存在仅仅两个场效应晶体管(FET)，但多个FET也在 本发明的范围内。
pFET器件区15包括具有p型源^L/漏极区13的至少一个pFET。各 pFET包括栅极区18，该栅极区18具有在高k电介质20顶上的绝缘中间 层22顶上的栅极导体24。至少一组側壁隔离物6设置为邻接栅极导体24。
nFET器件区25包括具有n型源^l/漏极区14的至少一个nFET。各 nFET进一步包括栅极区18,该栅极区18包括在高k电介质20顶上的栅 极导体24，其中栅极导体24被至少一组侧壁隔离物6邻接。
图4示出的结构的一个方面在于，将绝缘中间层22设置为稳定pFET 器件的阈值电压Vt和平带电压Vfb，但不使nFET器件的阈值电压Vt和平带电压Vfb移动，从而提供一种制造具有适合的阈值电压和平带电压的 CMOS晶体管的方法。
本发明中采用的绝缘中间层22具有以下特性中的至少一种(i)其 能够通过空间分离防止高k栅极电介质20与栅极导体24之间的相互作用； (ii)其具有足够高的介电常数(约4.0或更大)，以〗更由于其的添加^f吏(由 串连电容效应引起的)栅极电容的降低最小；(iii)其可以至少部分地分 解，以在附近界面层中提供p型掺杂剂供给，确保pFET器件区15中的栅 极导体24的附近界面的含Si材料的p型特性；(iv)其可以防止原子从 高k栅极电介质20外扩散到栅极导体24;以及(v)其可以防止在栅极导 体24下方的氧化。
绝缘中间层22的实例包括氮化铝(A1N)、氧氮化铝(AlOxNy)、氮 化硼(BN )、氧氮化硼(BOxNy)、氮化镓(GaN)、氧氮化镓(GaON)、 氮化铟(InN)、氧氮化铟(InON)和它们的结合。在高度优选的实施例 中，绝缘中间层22是A1N。现在将参考图5-8更详细地说明图4中示出的 结构的各种构件以及可以用于形成该结构的工艺。
参考图5，在最初的处理步骤期间，在半导体衬底12的表面上形成高 k电介质20和绝缘中间层22的均厚层。根据本发明，高k电介质20位于 绝缘中间层22与半导体衬底12之间。
本发明中采用的半导体衬底12包括任何半导体材料，该半导体材料包 括但不限于Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP和所
有其它m/v或n/vi化合物半导体。半导体衬底12还可以包括有才几半导
体或多层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe (SGOI)。在本发明的一些实施例中，优选半导体衬底12由含Si半导体 材料，即包括硅的半导体材料构成。半导体村底12可以是摻杂的、未掺杂 的或者其中包含掺杂区和未掺杂区。
半导体村底12还可以包括第一摻杂(n或p )区和第二掺杂(n或p ) 区。为了清楚，本发明的附图中没有具体示出掺杂区。第一掺杂区和第二 掺杂区可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区称为"阱"。
然后，在半导体村底12中典型地形成至少一个隔离区30。隔离区30 可以是沟槽隔离区或场氧化物隔离区。沟槽隔离区利用本领域的技术人员 公知的常规沟槽隔离工艺形成。例如，光刻、蚀刻和用沟槽电介质填充沟 槽可以被用于形成沟槽隔离区。可选地，在沟槽填充前可以在沟槽中形成 衬里，在沟槽填充后可以进行致密化步骤，并且在沟槽填充后还可以进行 平面化工艺。场氧化物可以利用所谓的硅局部氧化工艺形成。注意，至少 一个隔离区提供了相邻栅极区之间的隔离，当相邻栅极具有相反的导电性 时典型地需要这种隔离。相邻栅极区可以具有相同的导电性(即均为n或 p型)，或者可选地它们可以具有不同的导电性(即一个为n型而另一个 为p型)。
在半导体衬底12内形成至少一个隔离区30后，在该结构的表面上形 成高k栅极电介质20。高k栅极电介质20可以通过热生长工艺例如氧化、 氮化或氧氮化形成。可选地，高k栅极电介质20可以通过沉积工艺例如化 学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积 (MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以 及其它类似的沉积工艺形成。高k栅极电介质20还可以利用上述工艺的任 4可组合形成。
高k栅极电介质20由其介电常数大于约4.0，优选大于7.0的绝缘材 料构成。具体地说，本发明中采用的高k栅极电介质20包括但不限于氧 化物、氮化物、氧氮化物和/或包括金属硅酸盐和氮化的金属硅酸盐的硅酸 盐。在一个实施例中，优选栅极电介质20由氧化物例如Hf02、Zr02、Al203、 Ti02、 La203、 SrTi03、 LaA103、 Y203和它们的混合物构成。高k电介质 20的高度优选的实例包括Hf02、硅酸铪和氧氮化铪珪。
高k栅极电介质20的物理厚度可以变化，但典型地，高k栅极电介 质20具有约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。 它可以沉积在首先沉积于衬底上的氧化硅或氧氮化硅的薄(约0.1至约 1.5nm)层上。在本发明的一个实施例中，高k电介质可以采用在本领域技术内已知 的阻挡掩模来选择地沉积在部分衬底上。在该实施例中，衬底的第一部分 可以被处理为提供用于第一器件类型例如nFET的第一高k电介质，而衬 底的第二部分可以被处理为提供用于第二器件类型例如pFET的第二高k
电介质。
接着，在高k栅极电介质20的均厚层顶上形成绝缘中间层22。本发 明的绝缘中间层2 2是化学中间层，其防止高k栅极电介质2 0与随后形成 的栅极导体24之间的相互作用。本发明的绝缘中间层22基本上不与下伏 的高k电介质20反应(可能会有轻微的或部分分解，例如当中间层作为掺 杂剂源时)；因此，它不会与高k电介质20反应形成硅化物。本发明的绝 缘中间层22的另一特性特征是硅不会还原本发明的绝缘中间层22。在其 中本发明的中间层22的特定分解可能发生的情况下，本发明的中间层22 应该是p型掺杂剂或中性掺杂剂，以便器件性能不受到不利的影响。优选 地，p型掺杂剂不会分解到其中随后形成nFET器件的部分器件中。而且， 本发明中采用的绝缘中间层22应该是能够承受(标准CMOS处理的典型 的约为1000。C的)高温的难熔化合物。
符合上述标准并因此被用作本发明的绝缘中间层22的绝缘材料包括 其中可以可选地包括氧的任何绝缘金属氮化物。绝缘中间层的实例包括但 不限于氮化铝(A1N)、氧氮化铝(AlOxNy)、氮化硼(BN)、氧氮化 硼(BOxNy)、氮化镓(GaN)、氧氮化镓(GaON)、氮化铟(InN)、 氧氮化铟(InON)和它们的结合。在本发明的一个优选实施例中，绝缘中 间层22是A1N或A10xNy。绝缘中间层22是典型地具有约1至约25人厚 度，更典型地具有约2至约15A厚度的薄层。
绝缘中间层22可以通过各种沉积工艺例如化学气相沉积(CVD)、 等离子体辅助CVD、采用铝和氮基前体的原子层沉积(ALD)、其中金属 与原子或分子氮(可以是可选的受激物类)及可选的氧的束或气氛一起蒸 发的物理气相沉积或分子束沉积、金属有机化学气相沉积(MOCVD)、原子 层沉积、溅射等形成。可选地，绝缘中间层22可以通过先前沉积的绝缘金属层的热氮化或氧氮化形成。可选地，金属的氧氮化物可以通过首先沉积 金属氮化物，然后在合适的氧环境中局部氧化从而产生氧氮化物而产生。
形成中间层绝缘层22的一个优选方法是通过在高真空下从耐加热的 标准Al溢出单元(effusion cell)蒸发Al并采用来自商业射频(RF )原子 氮或氮和氧源的氮或氧和氮束。对于仅仅氮化物的沉积，单一的RF氮源 已足够。对于氧氮化物，可以采用第二个RT氧源。可选地，氧可以仅作 为分子束而不是RF源一皮输送。例如，在美国专利号6,541,079中说明了在 高真空下的蒸发工艺。在蒸发工艺期间溢出单元典型地具有约1000'C-1200 。C的温度。蒸发工艺典型地采用具有约200-450W的功率和约l-3sccm的 流速的RF源进行。这些数字还可以没有问题地从所述范围广泛地变化。 在沉积期间衬底温度典型地保持在1S0。C至650。C之间。而且，沉积温度也 可以在所述范围外变化。基本真空室压力典型地在约5xl(T"至2xl(^乇。
尽管该技术用于形成绝缘中间层，本发明中形成的绝缘中间层22是存 在于高k栅极电介质20顶上的连续、均匀的层。通过"连续的"表示绝缘 中间层22中基本上不包含断裂和/或空隙；通过"均匀的"表示绝乡彖中间 层22在整个结构中沉积后具有几乎相同的厚度。绝缘中间层22可以是非 晶的，表示其可以缺少特定晶体结构。根据釆用的材料和用于形成中间层 的技术，绝缘中间层22也可以以除了非晶以外的其它相存在。
参考图6，在形成绝缘中间层22后，形成阻挡掩才莫50，以保护随后在 其中形成pFET的那部分衬底12。衬底的这部分在下文中被称为pFET器 件区15。随后，处理未被阻挡掩模保护的衬底的暴露部分以提供nFET器 件，此后该暴露部分称为nFET器件区25。
阻挡掩模50可以包括常规软和/或硬掩模材料，并可以采用沉积、光 刻和蚀刻形成。在优选实施例中，阻挡掩模50包括光致抗蚀剂。光致抗蚀 剂阻挡掩_模50可以通过对村底12表面施加光致抗蚀剂层，将光致抗蚀剂 层曝光至辐照图形，然后利用常规抗蚀剂显影剂将图形显影到光致抗蚀剂 层中而产生。
可选地，阻挡掩模50可以是硬掩模材料。硬掩模材料包括可以通过化
18学气相沉积(CVD)和相关方法沉积的电介质系统。典型地，硬掩模组分 包括氧化硅、碳化硅、氮化硅、碳氮化硅等。旋涂电介质也可用作石更掩模 材料，其包括但不限于硅倍半氧烷、硅氧烷和硼磷硅酸盐玻璃(BPSG)。 包括硬掩模材料的阻挡掩模50可以通过以下步骤形成均厚沉积硬掩模材 料层;在硬掩模材料层顶上设置构图的光致抗蚀剂；然后蚀刻硬掩才莫材料 层，以提供保护pFET器件区15的阻挡掩才莫50，其中蚀刻包括具有对构 图的光致抗蚀剂和nFET器件区25的表面的高度选择性的蚀刻化学。
仍然参考图6，在下一工艺步骤中，采用高度选择性蚀刻工艺从nFET 器件区25去除绝缘中间层22的暴露部分。该高度选择性蚀刻优选包括这 样的蚀刻化学，其从nFET器件区25去除绝缘中间层22的暴露部分，而 基本上不蚀刻下伏的高k电介质20或保护pFET器件区15的阻挡掩才莫50。
优选地，湿法蚀刻从nFET器件区25去除绝缘中间层22，而不蚀刻 下伏的高k电介质20或阻挡掩才莫50。在优选实施例中，该蚀刻化学去除 A1N绝缘中间层22，而基本上不蚀刻下伏的硅酸铪高k电介质20。
现有的蚀刻方法不能选择性地去除A1N而不蚀刻下伏的高k电介质 20。例如，湿法蚀刻剂例如KOH或干法蚀刻纟支术例如RIE对下伏的高k 电介质20有不利的影响。
在本发明的优选实施例中，湿法蚀刻化学包括HC1和过氧化氢的溶液， 优选浓度为3:1 HC1:H202。除了 HCl/过氧化氢的溶液外，已提出只要蚀刻 化学不浸蚀高k电介质20，其它无机酸和氧化剂也可以产生同样的结果。 氧化剂可以包括过氧化氢、硝酸盐、亚硝酸盐、高氯酸盐、氯酸盐、亚氯 酸盐、次氯酸盐、重铬酸盐、高锰酸盐、过^L酸盐或它们的结合。无机酸 可以包括硫酸、磷酸或它们的结合。蚀刻速率受到蚀刻化学的pH的影响。 蚀刻化学的pH可以在从约1至约8的范围内，优选地，在从约2到约6 的范围内，最优选为约2.8。在放热反应期间蚀刻组分可以被混合。湿法蚀 刻可以在含氧的环境中进行，且可以在室温下或升高的温度下进行。优选 地，蚀刻温度为15'C至80'C。蚀刻后，采用化学剥离去除阻挡掩模50, 并用去离子水沖洗衬底12且在N2环境中千燥衬底12。现在参考图7，在下一工艺步骤中，在pFET器件区15和nFET器件 区25中形成至少一个栅极导体24。栅极导体24可以包括本领域的4支术人 员公知的任何导电材料。例如，栅极导体材料可以包括多晶硅，但也可以 包括SiGe、 SiGeC、金属硅化物、金属氮化物、金属(例如W、 Ir、 Re、 Ru、 Ti、 Ta、 Hf、 Mo、 Nb、 Ni、 Al)或它们的结合。该至少一个栅极导 体可以采用化学气相沉积(CVD )、等离子体增强化学气相沉积(PECVD )、 高密度化学气相沉积(HDCVD)、镀敷、溅射、蒸发或化学溶液沉积而 沉积。
在pFET器件区15和nFET器件区25中形成的栅极导体24可以是相 同的或不同的材料。在其中栅极导体24包括不同材料的实施例中，可以利 用阻挡掩才莫选择性地处理pFET器件区15和nFET器件区25中的^Hl导 体24材料。
在其中栅极导体包括含Si材料的本发明的 一个实施例中，利用包括但 不限于物理气相沉积、CVD或蒸发的已知沉积工艺，在pFET器件区15 中的绝缘中间层22上以及在nFET器件区25中的高k栅极电介质20上形 成含Si材料均厚层。
用于形成栅极导体24的含Si材料包括单晶、多晶或非晶形式的Si或 SiGe合金层。在此也预期上述含Si材料的结合。含Si材料均厚层可以是 掺杂的或未掺杂的。如果是掺杂的，其可以采用原位掺杂沉积工艺形成。
可选地，掺杂的含Si层可以通过沉积、离子注入和退火形成。含Si 层的掺杂将改变形成的栅极导体24的功函数。掺杂剂离子的示例性实例包 括As、 P、 B、 Sb、 Bi、 In、 Al、 Ga或它们的混合物，优选地为P。在本 发明的此时沉积的含Si层的厚度，即高度，可以根据采用的沉积工艺而变 化。典型地，含Si层具有约20至约180nm的垂直厚度，其中约40至约 150nm的厚度更典型。
在沉积栅极导体材料均厚层后，利用沉积工艺，例如物理气相沉积或 化学气相沉积，在栅极导体材料均厚层的顶上可以形成电介质帽层(未示 出)。电介质帽层可以是氧化物、氮化物、氧氮化物或它们的任何结合。电介质帽层的厚度，即高度，为约20至约180nm，其中约30至约140nm 的厚度更典型。
然后，通过光刻或蚀刻构图电介质帽(如果存在)、均厚栅极导体层、 以及可选的pFET器件区15中的绝缘中间层22和高k栅极电介质20与 nFET器件区25中的高k栅极电介质，以在nFET和pFET器件区15、 25 中提供至少一个构图的栅极叠层18。当形成多个构图的栅极叠层18时， 栅极叠层18可以具有相同的尺寸，即长度，或者它们可以具有变化的尺寸 以改善器件性能。在本发明的此时的各构图的栅极叠层18包括至少片册极导 体24。
光刻步骤包括对均厚多层结构的上表面施加光致抗蚀剂，曝光光致抗 蚀剂至希望的辐照图形，并利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂。 然后，利用一个或多个干法蚀刻步骤，将光致抗蚀剂中的图形转移到结构。 在一些实施例中，可以在图形已经被转移到均厚多层结构的层中的一层后， 去除构图的光致抗蚀剂。在其它实施例中，在蚀刻已经完成后去除构图的 光致抗蚀剂。
可以在本发明中用于形成构图的栅极叠层的合适的干法蚀刻工艺包括 但不限于反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。采用 的干法蚀刻工艺典型地但不总是对iiFET器件区25中的下伏的高k电介质 20和pFET器件区15中的绝缘中间层22是选择性的。因此，该蚀刻步骤 不会典型地去除绝缘中间层22和高k电介质20的暴露部分。然而，在一 些实施例中，该蚀刻步骤可以被用于去除高k电介质20和绝缘中间层22 的未收到先前蚀刻的栅极导体24保护的部分。
参考图8,在各构图的栅极叠层18的暴露侧壁上典型地但不总是形成 至少一组隔离物6。该至少一组隔离物6由绝缘体例如氧化物、氮4匕物、 氧氮化物和/或它们的任何结合构成。该至少一组隔离物6是通过沉积和蚀 刻形成的。
至少一个隔离物6的宽度必须足够宽，以便(随后将要形成的)源极 和漏极硅化物接触不侵入栅极叠层的边缘下面。典型地，当该至少一个隔
21离物具有在底部测得的约20至约80nm的宽度时，源极/漏极硅化物不侵 入栅极叠层的边缘下面。
在本发明的此时，也可以通过对其进行热氧化、氮化或氧氮化工艺， 钝化栅极叠层18。钝化步骤形成在栅极叠层周围的钝化材料薄层。该步骤 可以被先前的隔离物形成步骤代替或与其结合。当与隔离物形成步骤一起 采用时，在栅极叠层钝化工艺后，进行隔离物形成。
然后，在衬底中形成(在存在或不存在隔离物的情况下)源极/漏极扩 散区13、 14。源树漏极扩散区13、 14是利用离子注入和退火步骤形成的。 在pFET器件区15内形成p型源极/漏极扩散区13，以及在nFET器件区 25内形成源极/漏极扩散区14。退火步骤用于激活通过先前的注入步骤注 入的掺杂剂。本领域的技术人员公知离子注入和退火的条件。
源极/漏极扩散区13、 14还可以包括延伸注入区，其是在源极/漏极注
入之前禾用具有与对应的源:
注入形成的。激活退火后可以进行延伸注入，或者可选地，在延伸注入及 源极/漏极注入期间注入的掺杂剂可以采用相同的激活退火周期而被激活。 这里也预期晕圏(Halo)注入。
接着，且如果先前未去除，利用高度选择性的化学蚀刻工艺，将高k 电介质20的暴露部分从nFET器件区25中去除，且将绝缘中间层22和高 k电介质20的暴露部分从pFET器件区25中去除。该蚀刻步骤在半导体 衬底12的上表面上停止。尽管任何化学蚀刻剂可以被用于去除高k电介质 20和绝缘中间层22的暴露部分，在一个实施例中，采用稀释的氢氟酸 (DHF)。
在上述的各种结合和实施例中，本发明的特别优选的CMOS结构是其 中高k栅极电介质20由Hf02、珪酸铪或氧氮化铪硅构成且绝缘中间层22 由其中可以可选地包括一些氧的A1N构成的CMOS结构。这里也预期且 不应该排除该特别优选结构的其它变化和置换。
可以利用本领域的技术人员公知的处理步骤，形成进一步的CMOS 处理例如形成硅化物接触(源极/漏极和栅极)以及形成与金属互连的BEOL (后段制程)互连级。
为了示例的目的，提供了以下实例，以示范其中本发明的绝缘中间层 22仅仅位于pFET器件内并被从nFET器件中去除的CMOS结构的重要 性。
实例l
在该实例中，在用使nFET器件区与pFET器件区分隔的隔离区预构 图的硅衬底上，生长氧化铪或硅酸铪层(高k电介质)。氧化铪或硅酸铪 是采用金属有机化学气相沉积(MOCVD)和原子层化学气相沉积 (ALCVD )沉积而成。氧化铪和硅酸铪层的厚度在约2nm至约4nm的范 围内，且对于硅酸铪，组分近似为HfxSiy04，其中y/ (x+y)近似为0.2-0.3。 这些氧化物沉积在具有0Jnm至1.2mn厚的氧化硅或氧氮化硅涂层的n型 硅晶片上。该氧化硅或氧氮化硅涂层的存在是可选的。
在沉积氧化铪和硅酸铪后，为了沉积氮化铝(绝缘中间层)，将晶片 装入超高真空沉积室中。通过从耐加热的标准A1溢出单元蒸发A1并采用 来自商业射频原子氮源的氮束，沉积氮化铝。在工作期间溢出单元具有 100(TC-1200。C的温度。原子氮源在200-450W以及l-3sccm的氮流速的范 围内工作。在沉积期间，衬底温度保持在150。C至650。C之间。基本真空室 压力为5xl0"至2xl0^乇。在A1N沉积期间，压力升高到lxlO-s乇的范 围。将A1N层沉积到约0.5nm至约2.0nm范围的厚度。
然后，将衬底取出，并在不提供外部热量的情况下，在HC1:H202过 氧化氢溶液中蚀刻以去除A1N层。该蚀刻剂溶液的浓度包括大于1份的 HC1和大于1.5份的H202，其中提供了酸溶液。优选浓度包括3:1的 HC1:H202。注意，由上述浓度的选择导致的pH将影响蚀刻速率。在蚀刻 后，用去离子水冲洗衬底并在N2环境中干燥，以提供具有氧化铪表面的衬 底。
然后，采用标准工序的化学气相沉积，在衬底表面上沉积非晶硅层(栅 极导体层)至约150nm厚的厚度。然后，再次按照标准半导体处理工序， 使非晶硅层中离子注入有磷，并通过在约95(TC至约1000。C下退火激活掺杂剂。在一些情况下，为了 SKVSi (100)界面态钝化，进行形成气体退 火。
然后，采用化学气相沉积和蚀刻以将衬垫形状限定为约20x20平方樹: 米，由以上结构形成nMOS测试电容器。采用上述方法蚀刻nMOS测试 电容器结构，以去除A1N层，从而提供这样的结构，其包括掺磷的多晶 硅层；具有约2nm到约4nm范围的厚度的硅酸铪或Hf02的层；具有约 0.3nm到约1.2nm范围的厚度的Si02或SiON层；以及珪(100)衬底。 为了比较，提供了多晶硅/硅酸铪或Hf02/SiON nMOS控制电容器，其中 A1N层从未被引入或蚀刻掉。
然后电学测试电容器，以提供电容与电压的关系图，如图9所示。用 参考标号55表示具有作为栅极电介质的硅酸铪或Hf02并使A1N层沉积于 其上然后通过本发明的选择性蚀刻去除的nMOS测试电容器的电容-电压 曲线。用参考标号60表示控制电容器的电容-电压曲线。电容器的电容电 压曲线中的平带电压Vft等效于晶体管中的阈值电压Vt。
仍然参考图9，测试电容器与控制电容器的平带电压V化的比g明测 试电容器的平带电压Vft在控制电容器的70mV内。因此，由于A1N可以 从测试电容器的表面被去除，而基本上不劣化器件的平带电压Vfb;本发明 的蚀刻化学可以有利地去除A1N，而不蚀刻下伏的硅酸铪或Hf02高k电 介质，或者不会不利地影响硅酸铪或Hf02高k电介质的电学特性。
现在参考图10，提供了通过包括以3:1比率的HC1:H202溶液的蚀刻 化学持续15分钟从珪酸铪表面蚀刻的均厚A1N膜的XPS镨。参考图10, 用参考标号75表示HCl/过氧化氢蚀刻表面的XPS镨，而用参考标号80 表示A1N控制表面的XPS谱。图10中所示的XPS谙表明，从A1N控制 表面探测到的Al 2P峰不存在于通过HCl/过氧化氢溶液从铪表面蚀刻的 A1N膜。采用椭圆偏光法测量确认了对硅酸铪的选择性，椭圆偏光法测量 表明硅酸铪膜的厚度没有变化。
尽管关于其优选实施例具体示出和说明了本发明，本领域的技术人员 将理解，只要不脱离本发明的精神和范围，可以在形式和细节上进^f亍前述和其它改变。因此，本发明旨在不限于所述和所示的具体形式和细节，但 应落入所附权利要求的范围内。
权利要求
1. 一种互补金属氧化物半导体(CMOS)结构，包括半导体衬底，具有第一器件区和第二器件区；所述第一器件区包括至少一个第一栅极叠层，所述至少一个第一栅极叠层包括第一高k栅极电介质和第一栅极导体，所述第二器件区包括至少一个第二栅极叠层，所述至少一个第二栅极叠层包括第二高k栅极电介质、在所述高k栅极电介质顶上的绝缘中间层以及在所述绝缘中间层顶上的第二栅极导体，其中所述绝缘中间层能够稳定所述第二器件区的阈值电压和平带电压，而不使所述第一器件区的阈值电压和平带电压移动。
2. 根据权利要求1的CMOS结构，其中所述第一器件区包括nFET 器件，且所述第二器件区包括pFET器件。
3. 根据权利要求l的CMOS结构，其中所述半导体衬底包括Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP、其它III/V或II/VI化合物 半导体、有机半导体或多层半导体。
4. 根据权利要求1的CMOS结构，其中所述半导体衬底包括Si、SiGe、 绝缘体上硅或绝缘体上硅锗。
5. 根据权利要求1的CMOS结构，其中所述第一器件区还包括邻近 所述至少一个第一栅极叠层的所述衬底的n型掺杂源^l/漏极部分，且所述 第二器件区还包括邻近所述至少一个第二栅极叠层的所述衬底的p型掺杂的源极/漏极部分。
6. 根据权利要求1的CMOS结构，其中所述第一高k栅极电介质和 所述第二高k栅极电介质包括相同的材料。
7. 根据权利要求1的CMOS结构，其中所述第一高k栅极电介质和 所述第二高k栅极电介质包括不同的材料。
8. 根据权利要求l的CMOS结构，其中所述第一高k栅极电介质和 所述第二高k栅极电介质包括氧化物、氮化物、氧氮化物或硅酸盐。
9. 根据权利要求1的CMOS结构，其中所述第一高k栅极电介质和 所述第二高k栅极电介质包括Hf02、 Zr<32、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、 Si02、氮化SK)2或硅酸盐、它们的氮化物或氮化硅酸盐。
10. 根据权利要求l的CMOS结构，其中所述绝缘中间层包括绝缘金 属氮化物。
11. 根据权利要求10的CMOS结构，其中所述绝缘金属氮化物还包 括氧。
12. 根据权利要求1的CMOS结构，其中所述绝缘中间层包括氮化铝 (A1N)、氧氮化铝(A10xNy)、氮化硼(BN)、氧氮化硼(BOxNy)、氮化镓(GaN )、氧氮化镓(GaON )、氮化铟(InN)、氧氮化铟(InON ) 或它们的结合。
13. 根据权利要求1的CMOS结构，其中所述绝缘中间层包括A1N 或A10xNy。
14. 根据权利要求1的CMOS结构，其中所述绝缘中间层具有约1 至约25A的厚度。
15. 根据权利要求1的CMOS结构，其中所述第一栅极导体和所述第 二栅极导体包括相同的材料。
16. 根据权利要求1的CMOS结构，其中所述第一栅极导体和所述第 二栅极导体包括不同的材料。
17. 根据权利要求1的CMOS结构，其中所述第一栅极导体和所述第 二栅极导体包括Si、 Ge、 SiGe、 SiGeC、 W、 Ir、 Re、 Ru、 Ti、 Ta、 Hf、 Mo、 Nb、 Ni、 Al、金属硅化物、金属氮化物或它们的结合。
18. 根据权利要求l的CMOS结构，其中所述第二栅极导体包括至少 掺杂有硼的多晶硅，且所述第一栅极导体包括至少掺杂有磷的多晶硅。
19. 一种互补金属氧化物半导体(CMOS)结构，包括 半导体衬底，包括nFET器件区和pFET器件区；在所述nFET器件区内的至少一个nFET器件，所述至少一个nFET 器件包括通过nFET器件沟道分离的n型源极和漏极区以及在所述nFET器件沟道顶上的至少 一个第 一栅极叠层，所述至少 一个栅极叠层包括含铪的高k栅极电介质和栅极导体；以及在所述pFET器件区内的至少一个pFET器件，所述至少一个pFET 器件包括通过pFET器件沟道分离的p型源极和漏极区以及在所述pFET 器件沟道顶上的至少一个第二栅极叠层，所述至少 一个栅极叠层包括含铪 的高k栅极电介质、含氮化铝的绝缘中间层和栅极导体，所述含氮化铝的 绝缘中间层位于所述含铪的高k栅极电介质与所述栅极导体之间。
20. 根据权利要求19的CMOS结构，其中所述半导体衬底包括Si、 Ge、 SiGe、 SiC、 SiGeC、绝缘体上Si、绝缘体上SiGe、 Ga、 GaAs、 InAs、 InP、其它HI/V或II/VI化合物半导体、有机半导体或多层半导体。
21. 根据权利要求19的CMOS结构，其中所述含氮化铝的绝缘中间 层还包括氧。
22. 根据权利要求19的CMOS结构，其中所述含铪的高k栅极电介 质是Hf02、硅酸铪或氧氮化铪硅。
23. 根据权利要求19的CMOS结构，其中所述含氮化铝的绝缘中间 层具有约1至约25A的厚度。
24. 根据权利要求19的CMOS结构，其中所述第一栅极导体和所述 第二栅极导体包括相同的金属。
25. 根据权利要求19的CMOS结构，其中所述第一栅极导体和所述 第二栅极导体包括不同的金属。
26. 根据权利要求19的CMOS结构，其中所述第一栅极导体和所述 第二栅极导体包括Si、 Ge、 SiGe、 SiGeC、 W、 Ir、 Re、 Ru、 Ti、 Ta、 Hf、 Mo、 Nb、 Ni、 Al、金属硅化物、金属氮化物或它们的结合。
27. 根据权利要求19的CMOS结构，其中所述第二栅极导体包括至 少掺杂有硼的多晶硅，且所述第一栅极导体包括至少掺杂有磷的多晶硅。
28. —种形成具有改善的阈值电压和平带电压稳定性的互补金属氧化 物半导体(CMOS)结构的方法，包括以下步骤提供具有第一器件区和第二器件区的半导体衬底；在包括所述第 一器件区和所述第二器件区的所述半导体衬底顶上形成电介质叠层，所述电介质叠层包括在高k电介质顶上的绝缘中间层；从所述第一器件区去除所述绝缘中间层，而不从所述第二器件区去除 所述绝缘中间层；在所述第二器件区中的所述绝缘中间层和所述第一器件区中的所述高 k电介质的顶上形成栅极导体；以及蚀刻所述栅极导体、所述绝缘中间层和所述高k电介质，以提供在所 述第二器件区中的至少一个栅极叠层以及在所述第一器件区中的至少一个栅极叠层。
29. 根据权利要求28的方法，其中所述绝缘中间层包括绝缘金属氮化物。
30. 根据权利要求29的方法，其中所述绝缘金属氮化物还包括氧。
31. 根据权利要求28的方法，其中所述绝缘中间层包括氮化铝(A1N)、 氧氮化铝(A10xNy )、氮化硼(BN )、氧氮化硼(BOxNy )、氮化镓(GaN)、 氧氮化镓(GaON)、氮化铟(InN)、氧氮化铟(InON)或它们的结合。
32. 根据权利要求28的方法，其中所述绝缘中间层包括A1N或A10xNy。
33. 根据权利要求28的方法，其中所述高k电介质包括Hf02、硅酸 铪或氧氮化铪硅。
34. 根据权利要求28的方法，其中所述绝缘中间层通过沉积或热生长 形成。
35. 根据权利要求34的方法，其中所述沉积包括镀敷、溅射、原子层 化学气相沉积(ALCVD)或金属有机化学气相沉积(MOCVD)。
36. 根据权利要求28的方法，其中所述高k电介质通过沉积或热生长 形成。
37. 根据权利要求36的方法，其中所述沉积包括化学气相沉积(CVD )、 等离子体增强CVD (PECVD)、金属有机化学气相沉积(MOCVD)、 高密度化学气相沉积(HDCVD)、镀敷、溅射、蒸发或化学溶液沉积。
38. 根据权利要求36的方法，其中所述热生长包括氧化、氮化或氧氮化。
39. 根据权利要求28的方法，其中所述栅极导体包括Si、 Ge、 SiGe、 SiGeC、 W、 Ir、 Re、 Ru、 Ti、 Ta、 Hf、 Mo、 Nb、 Ni、 Al、金属硅化物、 金属氮化物或它们的结合。
40. 根据权利要求28的方法，其中从所述第一器件区去除所述绝缘层 而不从所述第二器件区去除所述绝缘中间层进一步包括以下步骤在所述第二器件区顶上形成阻挡掩模，其中所述第一器件区^支暴露；以及从所述第一器件区蚀刻所述绝缘中间层，所述蚀刻包括蚀刻化学，所 述蚀刻化学去除所述绝缘中间层而基本上不蚀刻所述第一器件区中的所述 阻挡掩模和所述高k电介质。
41. 根据权利要求40的方法，其中所述阻挡掩模包括构图的光致抗蚀 剂层。
42. 根据权利要求41的方法，其中形成所述阻挡掩模包括以下步骤 在所述半导体衬底顶上均厚沉积光致抗蚀剂层； 将所述光致抗蚀剂层曝光至辐照图形；以及将所述图形显影到所述光致抗蚀剂层中，以提供覆盖所述第二器件区 的所述阻挡掩模。
43. 根据权利要求40的方法，其中所述阻挡掩模包括选自氧化硅、碳 化硅、氮化硅、碳氮化硅、硅倍半氧烷、硅氧烷和硼磷硅酸盐玻璃(BPSG) 的电介质。
44. 根据权利要求40的方法，其中蚀刻化学是包括HC1和氧化剂的 湿法蚀刻。
45. 根据权利要求44的方法，其中所述蚀刻化学具有约1至7约范围 内的pH。
46. 根据权利要求45的方法，其中所述蚀刻化学具有约2至约6范围 内的pH。
47. 根据权利要求44的方法，其中所述蚀刻化学包括3:1的HC1/H202过氧化氢溶液。
48. —种形成半导体结构的方法，包括以下步骤 提供半导体衬底；在所述半导体衬底顶上形成电介质叠层，所述电介质叠层包括在硅酸 铪层顶上的含氮化铝的绝缘层；以及选择性蚀刻所述含氮化铝的绝缘中间层，而基本上不蚀刻所述硅酸铪层。
49. 根据权利要求48的方法，其中所述蚀刻包括湿法蚀刻，所述湿法 蚀刻包括HC1和氧化剂。
50. 根据权利要求49的方法，其中所述蚀刻化学具有约1至约7范围 内的pH。
51. 根据权利要求49的方法，其中所述蚀刻化学具有约2至约6范围 内的pH。
52. 根据权利要求49的方法，其中所述蚀刻化学包括3:1的HC1/H202 过氧化氢溶液。
53. 根据权利要求49的方法，还包括以下步骤 在部分所述电介质叠层顶上形成阻挡掩模，留下在所述蚀刻之前暴露的所述电介质叠层的剩余部分，其中所述湿法蚀刻从所述电介质叠层的所 述剩余部分去除所述含氮化铝的绝缘层，而基本上不蚀刻所述阻挡掩模或 所述硅酸铪层。
54. 根据权利要求53的方法，其中所述阻挡掩模包括光致抗蚀剂、氧 化硅、碳化硅、氮化硅、碳氮化硅、硅倍半氧烷、硅氧烷或硼磷硅酸盐玻 璃(BPSG)。
全文摘要
一种形成CMOS结构的方法以及由此制造的具有改善的阈值电压和平带电压稳定性的器件。本发明方法包括以下步骤提供具有nFET区和pFET区的半导体衬底；在所述半导体衬底顶上形成电介质叠层，所述电介质叠层包括在高k栅极电介质顶上的绝缘中间层；从所述nFET区去除所述绝缘中间层，而不从所述pFET区去除所述绝缘中间层；以及提供在所述pFET区中的至少一个栅极叠层和在所述nFET区中的至少一个栅极叠层。所述绝缘中间层可以是AlN或AlO_xN_y。所述高k电介质可以是HfO₂、硅酸铪或氧氮化铪硅。所述绝缘中间层可以通过包括HCl/H₂O₂过氧化氢溶液的湿法蚀刻从所述nFET区去除。
文档编号H01L21/8238GK101427386SQ200580016189
公开日2009年5月6日 申请日期2005年3月30日 优先权日2004年6月4日
发明者C·小卡布拉尔, E·A·卡蒂尔, E·P·古塞夫, M·M·弗兰克, M·W·库珀, N·A·小博亚尔祖克, R·詹米, S·古哈, V·K·帕鲁许里, V·纳拉亚南 申请人:国际商业机器公司