专利名称：静电放电防护用半导体结构的利记博彩app
技术领域：
本发明是有关于静电放电装置，特别是有关于获得一接地栅NMOS(grounded gate NMOS；GGNMOS)内电流流动的均等性。
背景技术：
静电放电(ESD)是一种位于非导电表面上的静电电荷通过导电材料而迁移的现象。由于静电电压通常相当高，ESD可以轻易地损毁一集成电路的基板与其它元件。举例来说，在相对湿度较高时，数百至数千伏特的静电电压可于一行走于地毯的人体上产生，然而相对湿度较低时却可产生高达一万伏特以上的静电电压。同样地，数百至数千伏特的静电电压可于一封装用机器或集成电路的测试电路内产生。因此，当一带静电人体或机器碰触一晶片时，一大的瞬时ESD电流产生，结果伤害或损毁位于该晶片上的集成电路。
为了保护集成电路免于遭受ESD的损害，具有传导一ESD电流至地面功能的ESD装置被合并进入集成电路内。接地栅NMOS(GGNMOS)装置是广泛运用于防护用电路。
一典型利用GGNMO S达成的ESD防护电路是显示于图1。该ESD防护电路包含一GGNMOS 8以对电路6加以保护。GGNMOS 8的栅极14与源极12是耦合至电源线Vss 4，其中Vss典型上连接至地位准。在正常的运作下，GGNMOS 8是处于关闭的状态以避免影响电路6。当一ESD瞬时电流于电路6出现时，GGNMOS 8导通，用以使该ESD电流可被传导至Vss 4。为了能够传导一大ESD电流，GGNMOS 8典型上是一具有庞大尺寸的装置，比方在一典型0.35μmCMOS制程内W/L是500/0.5。由于具有如此大的装置尺寸，GGNMOS 8典型上拥有一多指状(multiple-finger)的多晶硅栅极(poly gate)。人们已发现一拥有大布局面积的大装置尺寸GGNMOS可能仅能承受一小ESD电流，原因在于当ESD施压期间，GGNMOS无法所有部分皆均匀导通。在一庞大尺寸GGNMOS中只有一部分能导通以提供分路给ESD电流使用，然而其余大半部分在ESD压迫期间却保持关闭。
图2是显示一现有GGNMOS的俯视图。图中仅显示其中一个指状物(finger)，该指状物包括一栅极18，一漏极区14以及一源极区16。接点插头(contact plugs)261至267与该漏极区14连接。一金属线28将该等位于漏极侧的接点插头261至267连接至欲受保护的电路。接点221至227与该源极区16连接。一金属线24将接点插头221至227连接至位于栅极18两端的P阱拾取区(p-well pick-up regions)20与21。P阱拾取区20与21典型上是接地。
该等接点插头将源极区14与漏极区16划分成数个次区域。为简明起见，每一个次源极区与次漏极区是利用与其邻近的接点插头号码作为其参照号码。该GGNMOS可被视为彼此连接的次NMOS晶体管321至327。每一个次NMOS晶体管分别由漏极261至267当中之一、栅极18，以及源极221至227当中之一构成。当一ESD电流发生时，该ESD电流首先会自金属线28流至接点插头261至267，再流至处于导通状态的次晶体管321至327。该ESD电流继而流至接点插头221至227，再至金属线24，最后到达P阱拾取区20与21。必须注意到除了存在着由每一晶体管的漏极流向源极的电流，亦存在着一基板电流由晶体管324往325与326往327的方向流动，以及存在着一基板电流由晶体管324往323与322往321的方向流动。
图3是显示图2所示的GGNMOS的传输线模型。图2中的每一个次晶体管321至327均利用一等效电路401至407以模型化。电路401至407于平行方向彼此耦合。该GGNMOS的等效电路具有一n-p-n结构，该n-p-n结构是由漏极(n)-基板(p)与源极(n)构成。电阻G1至G7是垂直路径的基板电阻(由上方漏极14与源极16间之间的沟道(channel)朝向深部的基板，亦即栅极往基板的方向或穿透纸面的方向)。电阻Rsub1至Rsub7是横向的基板电阻，其方向是自基板深部朝向P阱拾取区。当一ESD电流IESD产生时，该电流IESD会分散为Isub1至Isub7而分布于电路401至407中，之后沉入节点4的接地点。如图2的讨论，该ESD电流IESD亦会透过所有的基板电阻Rsub4，Rsub2，...Rsub7再到达地面。可以领会的是，次晶体管324的基板电阻最高，因为其与该ESD电流沉入点4的距离最远。基板电阻会导致基板上的电压落差。因此，次晶体管324的导通可能会早于任何其余晶体管。类似分析显示位于中间的晶体管可能相较位于两端的晶体管更早导通。
晶体管于不同时刻导通会导致电流聚集(current crowding)现象。当一较小ESD电流产生时，只有位于中间的晶体管，比方是晶体管324、323与325能够导通。当电流增加时，由中间到两端，越来越多的次晶体管开始导通，到达某一时刻，所有的次晶体管皆导通。注意到，即使所有的次晶体管皆已导通，位于中间的次晶体管仍较位于两端的次晶体管传导较大的电流，因而位于中间的晶体管更易于损坏。
为了改善如此大尺寸的GGNMOS能承受的ESD程度，该庞大尺寸GGNMOS内的多个指状物必须均匀地加以触发以分享ESD电流。如果一大尺寸GGNMOS内所有的指状物与次晶体管可于ESD加压时均匀地导通，则该GGNMOS可承受的ESD程度能大幅提高。因此，在大尺寸GGNMOS内多个次晶体管之间达成均等性是有必要的。
发明内容
本发明的较佳实施例是呈现一种静电放电防护用的半导体结构。
依据本发明所述静电放电防护用半导体结构是包括一接地栅NMOS(GGNMOS)，该接地栅NMOS具有一基板、一栅极、一源极区以及一漏极区。多个接点插头形成于该源极和漏极侧。多个第一层通孔(vias)电性耦合至该GGNMOS，并且该第一层通孔于该源极区和漏极区内具有一大体上非对称的布局。一/多个第二层通孔将该ESD电流重新导引至该所需的第一层通孔。
本发明是这样实现的本发明提供一种静电放电防护用半导体结构，所述静电放电防护用半导体结构包括一基板；一栅极于该基板上；一源极与一漏极于该栅极两侧的该基板内；多个第一层开口，电性耦接至该源极与漏极；其中该多个第一层开口于该源极侧与漏极侧具有一大体上非对称的布局；以及其中该多个第一层开口以导电物质充填。
本发明所述的静电放电防护用半导体结构，该多个第一层开口在漏极侧的数目大于在源极侧的数目。
本发明所述的静电放电防护用半导体结构，该多个第一层开口于该漏极侧的数目至少为三。
本发明所述的静电放电防护用半导体结构，该多个第一层开口于该源极侧的数目至少为二。
本发明所述的静电放电防护用半导体结构，更包括一个拾取区耦合于该栅极其中一端与一地位准间。
本发明所述的静电放电防护用半导体结构，更包括二个拾取区，分别耦合于该栅极两端之一与一地位准间。
本发明所述的静电放电防护用半导体结构，更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该多个第一层开口与该多个第二层开口于漏极侧具有一大体上非对称的布局，以及其中该第二层开口以导电材料充填。
本发明所述的静电放电防护用半导体结构，在漏极侧该多个第一层开口的数目大于该多个第二层开口的数目。
本发明所述的静电放电防护用半导体结构，该第二层开口于该漏极侧的数目至少为三。
本发明所述的静电放电防护用半导体结构，该第二层开口于该源极侧的数目至少为二。
本发明所述的静电放电防护用半导体结构，该源极和漏极是一位于该基板内的主动区的范围内。
本发明所述的静电放电防护用半导体结构，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，以及该第一层开口于源极侧是耦合至该源极大体上的中心。
本发明所述的静电放电防护用半导体结构，更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该第二层开口以导电材料充填，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，该第一层开口于源极侧是耦合至该源极大体上的中心，并且该第二层开口于漏极侧是耦合于漏极侧的该第一层开口，并位于该漏极大体上的中心。
本发明所述的静电放电防护用半导体结构，该第一层开口于漏极侧是位于接近该拾取区的区域，以及该第一层开口于源极侧是位于远离该拾取区的区域。
本发明提供一能改善GGNMOS均等性的结构与方法。通过使次晶体管更加均匀地导通，ESD防护电路能够更有效率地运作。这转而使击穿电流与电压增加，并且GGNMOS可以更小的尺寸制作，结果在不牺牲保护力下即能节省布局面积。
图1显示一典型利用一接地栅NMOS(GGNMOS)的静电放电防护电路；图2显示一现有GGNMOS内一指状物的俯视图；图3显示一现有GGNMOS的传输线模型；图4显示本发明一较佳实施例的俯视图；图5显示本发明该较佳实施例沿图4内直线A至A′的剖面图；图6显示本发明该较佳实施例沿图4内直线B至B′的剖面图；图7显示具有通孔组的该较佳实施例变化型式；图8a显示显示一具有单一P阱拾取区的现有GGNMOS；图8b显示一具有单一P阱拾取区的本发明的较佳实施例；图9显示一GGNMOS内的电流为外加电压的函数。
具体实施例方式
本发明较佳实施例的制造与利用方式将于以下详加讨论。然而，需要理解的是，本发明所提供的许多可供应用的观念能利用种种不同的特定文字表示以使其具体化。在此讨论的特定实施例仅用以说明本发明特定的制造或使用方式，并不用以限制本发明的范畴。
在图4至图9的较佳实施例内，诸如参考号码的数字是用以命名本发明内不同图示与不同说明用途的实施例内的元件。图4、图5以及图6是将该较佳实施例以不同观看角度呈现。图4是呈现一俯视图。一栅极介电质于一基板上形成。一栅极18于该栅极介电质之上形成，并且其长度较佳上为约0.06μm至约0.4μm而其宽度较佳上为约1μm至约90μm。更佳的情况是，该栅极长度介于约0.1μm至约0.3μm，并且该栅极宽度介于约10μm至约60μm。栅极18较佳上是耦合至位于栅极18两端的拾取区20与21当中之一。更佳的情况是，栅极耦合至拾取区20与21两者以使接地更为完善。拾取区20与21较佳上为掺杂良好的拾取区。较佳的情况是，拾取区20与21接地并且每一拾取区包括至少3个连接点(比方是接地用的通孔)。在图4中，每一拾取区20与21上皆有6个接地用的连接点。在该实施例内，拾取区20与21是由P阱构成的拾取区，因而它们被称作P阱拾取区20与21。在另外的实施例内，它们是N阱拾取区。栅极18、漏极14、源极16，以及掺杂拾取区20与21的形成方法是此领域的熟知技术，因此不在此重复。
本发明是与一GGNMOS内漏极侧与源极侧上开口的非对称布局相关，并用以改善ESD性能。该具非对称布局的开口可以是接点插头、通孔开口，或是沟道(trench)开口，并且在这每一种开口情况中，皆用导电材料将开口加以填充。一较佳实施例是于图4、图5与图6显示。如图4所示，接点插头261至267与漏极区14相耦合。第一层通孔521与522通过一第一层金属56(图内未显示)而耦合至位于漏极侧的接点插头261至267。一第二层通孔50将欲受保护的装置通过一第二层金属58(图中未显示)耦合至上述两第一层通孔521与522。而源极侧的接点插头221至227耦合至一邻近源极区16大体上中心的通孔54。通孔54是耦合至P阱拾取区20与21该等通孔的尺寸典型上是与制程相关。举例来说，在0.13μm制程中，一第一层或第二层通孔较佳上具有0.05μm至0.5μm的长度与宽度。在此较佳实施例内，通孔50、521、522与54是利用一为人熟知的铜镶嵌制程(Damascene process)加以制造。在其它实施例内，通孔可利用一插入制程(plug process)以制造得到。
为了详细解释此较佳实施例的结构，图5与图6呈现出图4的剖面图。图5是显示图4内漏极14侧内沿直线A至A′的剖面图。为了简明起见，接点插头261至267，以及通孔521、522与50显示为位于同一平面上。然而本领域技术人员能了解，它们可如图4所显示般位于不同平面上。位于漏极14侧的接点插头261至267将该GGNMOS的位于基板51上的漏极14耦合至一第一层金属56。该第一层金属56的宽度较佳上是0.4μm到3μm之间。典型上该等接点插头261至267是均匀地分布。位于漏极区14两端的第一层通孔521与522将该第一层金属56连接至一第二层金属58。该第二层金属58继而连接至一与受防护电路相耦合的第二层通孔50。由于该GGNMOS可能需要吸收一庞大电流，因此要求通孔50、521与522当中的每一通孔皆包括一组通孔。并且第一层通孔52最好包括至少两个通孔于漏极14侧。较佳上第一层通孔52的数目高于第二层通孔50的数目。在本实施例内，如图5的显示，第一层通孔包括两个通孔于漏极14侧的两端上，而第二层通孔包括一个通孔于漏极14侧的大体上中心上。更佳上，在考量ESD的性能下，该第一层与第二层通孔可分别包括至少三个通孔于漏极14侧上。图4所显示的实施例包括两个第一层通孔以及一个第二层通孔，但若再增加通孔数可以更改善ESD的性能，举例来说，将三个以上的第一层与第二层通孔设置于漏极14侧上。
图6是显示图4中沿源极侧上直线B至B′的剖面图。多个漏极接点插头221至227将该GGNMOS的源极16耦合至一金属线66。金属线66较佳上是一第一层金属，然而亦可与漏极侧的其余层同时形成，比方是上述的第一层金属56。此外，第一层通孔54耦合至该金属线66，第二层金属(图中未显示)耦合至该第一层通孔54，以及第二层通孔(图中未显示)耦合至第二层金属。为了简明起见，接点插头221至227，以及通孔54显示为位于同一平面上。然而本领域技术人员能了解，它们可如图4所显示般位于不同平面上。由该图所示，源极16是利用浅沟绝缘层(shallowtrench isolation；STI)64与拾取区20和21间加以隔离，而金属线66是耦合至P阱拾取区20与21上端的通孔62。较佳上该第一层通孔包括至少一个通孔于源极侧。在一实施例内，第一层通孔包括一通孔于源极侧的大体上中心。为了增进ESD性能，更佳的情况是第一层通孔是包括至少两个通孔于源极侧。在本发明的一较佳实施例内，为了增进ESD性能，第一层通孔所包括的通孔数目于漏极侧与源极侧不互相对称。这种源极侧与漏极侧非内对称的布局较佳上亦可应用至该第二层通孔。并且，同一层上位于漏极侧的通孔较佳上多于位于源极侧的通孔。
与图2所示的现有技术相比，ESD电流因被导引向漏极两端的两通孔521与522而重新安排。第一层金属56内的ESD电流是由通孔521与522流至次晶体管321至327。由于一金属线的电阻与该金属线的长度成正比，对晶体管321与327而言，因其最接近通孔521与522，因此感受到的第一层金属56的电阻是当中最小。然而对晶体管321至324而言，由于距通孔521越来越远，因此感受到的第一层金属56的电阻越来越增加。同样地，对晶体管327至324而言，感受到第一层金属56的电阻亦增加。由于电流较易流通于具有低电组的路径，因此次晶体管321与327较易先导通。这能抵消现有技术中位于大体上中心的晶体管先导通的效应。因而，本发明的此较佳实施例具有较为平均分布的导通电压。
除此之外，有另一效应对导通电压产生贡献，但此效应相较上段讨论的效应具有较弱的影响。在图4中，次晶体管321由于其漏极261接近通孔521，因此具有一相对上较低的漏极基板电阻。然而却由于其接点插头221与通孔54相距较远而具有一相对上较高的源极基板电阻。相反地，晶体管324因为漏极264相距通孔521较远而具有一相对上较高的漏极基板电阻，然而却因为接点插头224接近通孔54而具有一相对上较低的源极基板电阻。晶体管322与323具有中等的漏极基板电阻与源极基板电阻。对晶体管321、322、323，以及324而言，由于漏极基板电阻与源极基板电阻的融合值相近，因而导致的电压落差也彼此接近。同样地，可对晶体管325、326与327下达类似的结论。因此，对进入GGNMOS的漏极的放电电流的重新安排降低了基板电阻所致使的不均等性。
图7显示该较佳实施例的一变化型式。如果ESD电流可能很高，亦即一个指状物上必须具有大数目的通孔，则通孔50、521、522，以及54可为具有多个通孔的通孔组。通孔数目是根据每一通孔可安全承载电流的大小而决定。
图8a是显示另一现有技术。如果仅有一个P阱拾取区21经由一金属线57与源极侧的接点插头221至227相耦合，则次晶体管321由于距离接地点4最远而具有最高的基板电阻，因此它会最先导通。ESD电流的聚集效应导致晶体管321更易受损。为了抵消这种影响，如图8b所示，一漏极侧通孔52设置于最接近接点插头267之处，并且经由一金属56连接至接点插头261至267。一源极侧通孔54设置于最接近通孔插头221之处。源极侧接点插头221至227经由一金属而耦合至通孔54，然后再耦合至P阱拾取区21。次晶体管327具有最小的金属56电阻，因此最先导通。这会抵消基板电阻的效应，因此次晶体管321至327能够更均匀地导通。
运用本发明而实施之一GGNMOS的典型布局中，GGNMOS具有多个指状物。对一采用0.13μm制程技术的布局而言，为了在人体模式(human body mode)能吸收大约一至二安培的电流，一GGNMOS较佳上具有约720μm的总长度以及约大于30μm的宽度。每一栅极所属的源极区与漏极区位于基板内主动区(activeregion)的范围内。该主动区的长度较佳上为约1μm至10μm，并且更佳上为约1μm至3μm。而该主动区的宽度较佳上为约10μm至100μm，并且更佳上为约10μm至30μm。
由于ESD电流是分配给多个指状物(fingers)，若GGNMOS具有越多指状物，则每一指状物所需担负的ESD电流就越少，从而需要较少的第一层通孔52。举例来说，如果一GGNMOS具有15个指状物，则对每一指状物而言，两个第一层通孔52典型上是已足够。同样地，由于ESD电流分配给通孔，若GGNMOS具有越多的通孔，则每一通孔需要负担的ESD电流就越少。典型上，对一0.13μm制程技术而言，32个通孔设置于每一源极侧与漏极侧已足够应付ESD的放电电流。
本发明的该较佳实施例的改善结果显示于图9。图9显示出一GGNMOS的电流是为外加电压的函数。直线61是一现有GGNMOS的测试结果，而直线为本发明的该较佳实施例的测试结果。两种测试皆于一利用0.13μm制程制作的GGNMOS上实施。现有GGNMOS于点64，也就是2.65A处具有一击穿电压(breakdown Voltage)，然而本发明的较佳实施例的击穿电压位于点66，亦即2.90A之处。测试结果是整理于表1中。
表1
注意到除了IT2击穿电压有所改善以外，最高耐受电压亦大幅改善。在人体模型(HBM)内，本发明的最高电压由现有技术的2.5kV增加至4.0kV。而在机器模型(machine；MM)内，本发明的最高电压由现有技术的100V增加至225kV。
本发明提供一能改善GGNMOS均等性的结构与方法。通过使次晶体管更加均匀地导通，ESD防护电路能够更有效率地运作。这转而使击穿电流与电压增加，并且GGNMOS可以更小的尺寸制作，结果在不牺牲保护力下即能节省布局面积。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下2电源线4电源线Vss6受保护的电路8接地栅NMOS10漏极12源极14栅极4接地点14漏极16源极18栅极20、21P阱拾取区221-227接点插头24金属线
261267接点插头28金属线321-327次晶体管401-407次晶体管321-327的等效电路50第二层通孔51基板52、521、522第一层通孔54通孔56第一层金属58第二层金属62通孔64浅沟绝缘层66金属线G1-G7纵向基板电阻IESD静电放电电流Isub1-Isub7IESD于次晶体管401-407的分支电流Rsub1-Rsub7横向基板电阻61现有GGNMOS测试结果的数据线62本发明较佳实施例的GGNMOS测试结果的数据线64现有GGNMOS击穿电压发生点66本发明较佳实施例的GGNMOS击穿电压发生点
权利要求
1.一种静电放电防护用半导体结构，所述静电放电防护用半导体结构包括一基板；一栅极于该基板上；一源极与一漏极于该栅极两侧的该基板内；多个第一层开口，电性耦接至该源极与漏极；其中该多个第一层开口于该源极侧与漏极侧具有一非对称的布局；以及其中该多个第一层开口以导电物质充填。
2.根据权利要求1所述的静电放电防护用半导体结构，其特征在于该多个第一层开口在漏极侧的数目大于在源极侧的数目。
3.根据权利要求1所述的静电放电防护用半导体结构，其特征在于该多个第一层开口于该漏极侧的数目至少为三。
4.根据权利要求1所述的静电放电防护用半导体结构，其特征在于该多个第一层开口于该源极侧的数目至少为二。
5.根据权利要求1所述的静电放电防护用半导体结构，其特征在于更包括一个拾取区耦合于该栅极其中一端与一地位准间。
6.根据权利要求1所述的静电放电防护用半导体结构，其特征在于更包括二个拾取区，分别耦合于该栅极两端之一与一地位准间。
7.根据权利要求1所述的静电放电防护用半导体结构，其特征在于更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该多个第一层开口与该多个第二层开口于漏极侧具有一非对称的布局，以及其中该第二层开口以导电材料充填。
8.根据权利要求7所述的静电放电防护用半导体结构，其特征在于在漏极侧该多个第一层开口的数目大于该多个第二层开口的数目。
9.根据权利要求7所述的静电放电防护用半导体结构，其特征在于该第二层开口于该漏极侧的数目至少为三。
10.根据权利要求7所述的静电放电防护用半导体结构，其特征在于该第二层开口于该源极侧的数目至少为二。
11.根据权利要求1所述的静电放电防护用半导体结构，其特征在于该源极和漏极是一位于该基板内的主动区的范围内。
12.根据权利要求6所述的静电放电防护用半导体结构，其特征在于该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，以及该第一层开口于源极侧是耦合至该源极的中心。
13.根据权利要求7所述的静电放电防护用半导体结构，其特征在于更包括多个第二层开口电性耦接至该源极侧与漏极侧的该多个第一层开口，其中该第二层开口以导电材料充填，该第一层开口于漏极侧是耦合至该漏极的两区域，该两区域是分别接近该两个拾取区之一，该第一层开口于源极侧是耦合至该源极的中心，并且该第二层开口于漏极侧是耦合于漏极侧的该第一层开口，并位于该漏极的中心。
14.根据权利要求5所述的静电放电防护用半导体结构，其特征在于该第一层开口于漏极侧是位于接近该拾取区的区域，以及该第一层开口于源极侧是位于远离该拾取区的区域。
全文摘要
本发明是有关于一静电放电防护用半导体结构，包括一接地栅NMOS，该接地栅NMOS具有一基板、一栅极、一源极以及一漏极。多个接点插头形成于该源极与漏极侧上。多个第一层通孔电性耦接至该GGNMOS并于该源极区和漏极区内具有一大体上互不对称的布局。一个或一组第二层通孔将该ESD电流导引至所需的第一层通孔。该GGNMOS内电流的流动均等性因而获得改善。
文档编号H01L23/60GK1773704SQ20051008873
公开日2006年5月17日 申请日期2005年7月29日 优先权日2004年11月10日
发明者游国丰, 李建兴, 施教仁, 杨富智 申请人:台湾积体电路制造股份有限公司