具有瓶状深沟槽电容的半导体元件及其制造方法

专利名称：具有瓶状深沟槽电容的半导体元件及其制造方法
技术领域：
本发明涉及一种半导体元件与其制造方法，特别是涉及一种具有瓶状深沟槽电容的半导体元件以及使用外延硅生长工艺以制作上述元件的方法。
背景技术：
半导体元件，例如存储器元件，一般包括连接于储存电容的晶体管。举例而言，如图1所示，一个动态随机存取存储器(DRAM)元件的一个基本的存储单元100包括一个晶体管102，此晶体管102具有一栅极(G)连接于字线106，一漏极(D)连接于一位线104，以及一源极(S)连接于一储存电容108。此储存电容108储存以位线104传输的数据(Data)，数据于晶体管102处于“开”的状态时通过晶体管102。晶体管102以施加于字线106的一信号来开启。在早期的存储器元件中，储存电容水平地形成于基底表面上并邻接于晶体管。此配置的限制为无效率地使用基底上的区域。在某些情形下，为了增加存储器的集成度，晶体管与储存电容的电路尺寸会被缩减。然而，缩减储存电容的尺寸会使电容无法储存足够的电荷并劣化存储器元件的运作。
为克服这些限制，深沟槽式储存电容即被提出。在这些形式的电容中，于基底中蚀刻一深沟槽以占据较少的基底表面区域。一层薄介电绝缘体以及一层掺杂多晶硅层形成于沟槽中，并有多个埋入式极板(Plate)扩散区形成于基底中。此多晶硅层与扩散区作为电容的电极。一绝缘领(Isolation Collar)层亦形成于沟槽中以防漏电。当存储器元件的尺寸缩小时，用以制作存储单元的基底区域，包括一晶体管与一储存电容，变得更加紧密。因此，进一步限制了制作沟槽时所能应用的基底表面区域大小。这种情形会影响储存电容提供足够电荷的能力。
对深沟槽式储存电容而言，若所需的电容量(Capacitance)愈高，则需要愈深的沟槽。然而，欲制作一较深的沟槽，沟槽的开口必须较大以容许于沟槽内进行适当的蚀刻，此情形会侵占基底所提供的表面积。虽然沟槽的开口可以增大，却会使储存电容以及晶体管制作得更靠近，当储存电容与晶体管制作得更靠近时，电路的配置会很容易有短路与其它的不良电性特征。另外，一较深的沟槽的形成会造成后续于深沟槽中制作多晶硅层与埋入式扩散区的工艺步骤更加复杂。
为了避免增大沟槽的开口所衍生的问题，提出一种制作一瓶状的沟槽式储存电容的技术。瓶状沟槽式储存电容允许以在沟槽中横向增大表面积的方式来增加电容量，换言之，沟槽可具有一较狭窄的颈部使得该沟槽的本体部分形成一瓶状。图3A至图3H绘示制作一储存电容的瓶状沟槽的现有步骤。请参照图3A，制作一氧化物掩模302覆盖基底300，并图案化氧化物掩模302，以暴露出基底300上的一开口区域。基底300的暴露区域被蚀刻并移除以制作一个深沟槽301。请参照图3B，制作一层热氧化层306于沟槽301中，且制作一层氮化衬层(Nitride Liner)304于热氧化层306上。请参照图3C，于沟槽301中制作一层非晶硅(A-Si)层308于氮化衬层304上，然后，制作一层后续的氮化衬层309于非晶硅层308上。请参照图3D，沟槽301被位于氮化衬层309上的光致抗蚀剂填充物(Resist Fill)310填满。
请参照图3E，研磨光致抗蚀剂填充物310以于氧化物掩模302上形成一光滑表面。请参照图3F，光致抗蚀剂填充物310与氮化衬层309被蚀退(Recess)并回蚀刻(Etch Back)至沟槽301的一预定的深度。通过氮化衬层309的回蚀刻，位于特定深度的光致抗蚀剂填充物310上的非晶硅层308被暴露出来。请参照图3G，剥除光致抗蚀剂填充物310而使其由沟槽301中移除，且暴露的非晶硅层308被氧化而形成二氧化硅层312，此二氧化硅层312作为掩模层。请参照图3H，进行一蚀刻工艺以移除沟槽301中二氧化硅层312下的氮化衬层309、非晶硅层308、氮化衬层304，以及热氧化层306。进行一后续的瓶状湿蚀刻工艺以增大沟槽301的底部，而进一步定义一储存电容的瓶状沟槽。
此制作瓶状沟槽的先前技术的一个缺点为该储存电容于沟槽内的制作过程难以控制。例如，此先前技术于沟槽顶部需要复杂的掩模层，以对沟槽较低的部分进行后续的工艺。在顶部的掩模层，例如二氧化硅掩模层，会使沟槽的开口较窄。因此，自沟槽中移除氮化衬层、硅以及氧化层时，较窄的开口使上述的后续蚀刻工艺难以控制。此外，增大沟槽的底部以于沟槽中形成瓶状的工艺若会被沟槽的狭窄开口所限制，此工艺就会难以控制。
因此，需要一改良的瓶形沟槽式电容以提供设置半导体元件以及其制造方法，此半导体元件例如为DRAM存储器元件。

发明内容
本发明揭露了一种半导体元件的制造方法。首先，制作一沟槽于一基底中。然后，从部分基底形成一层外延硅层以定义沟槽的瓶状。另一方面，本发明揭露了一种半导体元件，此半导体元件具有一制作于基底中的沟槽以及位于沟槽中的一层外延硅层，其中，此外延硅层由部分基底为材料制成。此外延硅层用以定义深沟槽的瓶状。
另外，本发明揭露了一种具有一晶体管与一储存电容的半导体元件。此晶体管包括制作于基底上的源极与漏极区。此储存电容经由一电连接耦合于该晶体管，同时，此储存电容通过瓶形沟槽形成，而且此储存电容具有一层成长于沟槽内的外延硅层，以形成源极与漏极区其中之一的至少一部分。此外，本发明揭露了一种半导体的制造方法，其中，一具有源极与漏极区域的晶体管形成于基底上，并制作一耦合于晶体管的储存电容。此储存电容通过瓶状沟槽形成，并具有一层成长于沟槽内的外延硅层，以制作源极与漏极区其中之一的至少一部分。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。


图1是绘示连接于字线与位线的一个DRAM存储单元的一范例。
图2是绘示本发明一实施例的简化的DRAM存储单元200的剖面图。其中，此存储单元200具有一瓶状深沟槽式储存电容，此储存电容具有外延硅成长区或外延硅成长层。
图3A至图3H为一个半导体元件的剖面图，其绘示先前技术一储存电容的瓶状沟槽的制作步骤。
图4A至图4G为本发明一实施例的半导体元件的剖面图，其绘示一瓶状沟槽的制作步骤，其使用了用于储存电容的外延硅成长工艺。
图5A至图5F为本发明一实施例的半导体元件的剖面图，其绘示一瓶状沟槽的制作步骤，其使用了用于储存电容的部分选择性外延硅成长工艺。
图6为一电路配置的实施例，其使用一具有外延硅成长的瓶状深沟槽电容。
简单符号说明100存储单元102晶体管104位线106字线108储存电容200存储单元201基底202晶体管204漏极区206源极区207沟槽208外延硅成长区、外延硅成长层210沟槽211埋入式极板扩散区域212瓶状储存电容300基底301沟槽302氧化物掩模304氮化衬层306热氧化层308非晶硅层309衬底氮化物310光致抗蚀剂填充物312二氧化硅层400基底405垫氧化层410硬式掩模层416沟槽420砷硅玻璃(ASG)层
425光致抗蚀剂层435埋入式井区500保护氧化层、基底590TEOS氧化层591氧化掩模层592光致抗蚀剂填充物593第一多晶硅层594领氧化层595外延硅层596埋入式极板597第二多晶硅层598第三多晶硅层599节点介电层600埋入式极板611有源区612储存电容613字线614颈部616本体部分618位线的接触窗700电容节点介电层705上储存节点800领氧化层815储存节点连结816外延硅层817外延硅层818顶盖层D漏极G栅极S源极
具体实施例方式
以下将详细描述本发明的优选实施例，其实施方式绘示于附图。无论在何处，相同的标号(Reference Number)会用于所有附图以表示相同的对象。以下半导体元件与方法的实施方式可克服现有深沟槽储存电容的元件与方法的缺点。
在一实施例中描述了一个半导体制造方法。首先，制作一沟槽于基底中。然后，以部分基底为材料制作一外延硅层，使该外延硅层用于对沟槽定义出一瓶状。通过以基底为材料所制作的外延硅层定义沟槽的瓶状，于沟槽顶部区域制作掩模或保护层的复杂工艺就不再必要了。此外，较大的开口可利于沟槽底部的工艺，此工艺例如为制作埋入式极板、必要的电容节点(Node)，以及介电材料层。
另一方面，在另一实施例中描述了一个具有晶体管与储存电容的半导体元件。此晶体管包括形成于基底上的源极与漏极区。储存电容经由一电连接耦合于晶体管，此储存电容通过一瓶状沟槽形成，且具有一层成长于沟槽内的外延硅层以形成源极与漏极区其中之一的至少一部分。外延硅层可于沟槽内选择性成长。藉利用外延硅层所形成的部分源极或漏极区，可制作较大的深沟槽，并有效利用基底表面区域的空间。以下的技术也提供一制作一储存电容的改良工艺，并且缩小工艺控制的问题。
图2为一简化的半导体元件剖面图，此半导体元件具有一瓶形的深沟槽，而此沟槽具有外延硅成长区或外延硅成长层。在本实施例中，此半导体元件可为具有存储单元200的一个DRAM存储器元件。此存储单元200包括一晶体管202，此晶体管202具有一漏极区204与一源极区206。一有源区配置于晶体管下方，且位于漏极区204与源极区206之间。邻接于晶体管202的源极区206者为一瓶状储存电容212，此瓶状储存电容212具有一瓶状沟槽207。起初，一深沟槽210形成于基底201中，经过后续的工艺(以下将描述其进一步的细节)，通过一外延硅层的成长而定义了瓶状沟槽207，其中，该外延硅层成长于沟槽207顶部的部分基底201。一埋入式极板扩散区域211也形成于基底201中，以制作储存电容212的其中一电容电极。储存电容212的其它层，如节点、介电材料、领氧化层(Collar)，以及连接层亦可制作于瓶状沟槽207中，然而，此些层未被绘示于图2中以免使图示复杂不清。
在图2的实施例中，外延硅成长区或外延硅成长层208的形成用以定义瓶状沟槽207。尤其颈部(Neck section)是通过外延硅成长区208之间来定义，而本体部分(Body Section)是由最初制作原深沟槽210的蚀刻工艺定义于外延硅成长区下方，该蚀刻工艺于外延硅成长区208成长之前进行。在本方法中，一较大开口的沟槽210可用于沟槽207较低部分以形成瓶状储存电容212。另外，用来保护沟槽207的顶部的沟槽中的复杂掩模层与其工艺不再需要，因此克服了先前技术为了扩大沟槽底部时需要沟槽顶部掩模层的缺点。
此外，在图2的实施例中，外延硅成长区208可用以制作晶体管202的任何掺杂区的一部分。在某些实施例中，外延硅区206形成并与邻接于晶体管202的部分基底201一起进行掺杂，以形成一电连接如源极区206。通过使用外延硅成长区208以制作晶体管202的部分掺杂区域(即源极区206)，存储单元202得以取回基底201的表面区域，并允许晶体管202与瓶状储存电容212更有效地使用基底201上的表面区域。
举例而言，图6绘示一电路配置的上视图，此电路配置根据使用瓶状储存电容612的实施例，而此储存电容612具有颈部614与本体部分616，其中，区块611、613与618分别表示有源区、字线，以及位线的接触窗(Contact)。储存电容612可实现于此描述的瓶状储存电容。使用这样的瓶状储存电容配置，瓶状储存电容612被有效地隔开而不造成电性干扰或短路，存储器元件可被最大化。现在根据图4A至图4G以及图5A至图5F描述瓶状沟槽与储存电容的制作过程。
图4A至图4G为一个半导体元件的剖面图，其根据一实施例绘示使用外延硅成长过程以制作储存电容的瓶状沟槽的步骤。请参照图4A，一垫氧化层(Pad Oxide)405以及一硬式掩模层(Hard Mask)410形成并图案化于半导体基底400上。硬式掩模层410可包括氮化硅，其以化学气相沉积(CVD)工艺制作于垫氧化层405上。垫氧化层405可减少硬式掩模层410与基底400之间的界面应力(Interfacial Stress)。垫氧化层405与硬式掩模层410可用于暴露基底400的一区域，并提供基底400一层保护层。在本实施例中，一埋入式井区435被定义于基底中且低于虚线，而此虚线约位于半个沟槽416的深处。接着蚀刻基底400的暴露区域(例如使用干式蚀刻工艺)以形成一深沟槽416。
制作沟槽416后，一层砷硅玻璃(ASG)层420形成于基底400上并位于沟槽416中，然后，蚀退(Recess)或回蚀刻(Etch Back)一层光致抗蚀剂层425至一预定的高度(例如以描绘埋入式井区435的边界的虚线所表示的高度)。之后，移除ASG层420的上方部分至一预定的高度。经过以上步骤所形成的元件绘示于图4A。
请参照图4B与图4C，移除残留的光致抗蚀剂层425，然后，制作一层保护氧化层500于基底400上、沟槽416中，以及沟槽416中的残留ASG层420上。保护氧化层500可包括以四乙氧基硅烷为反应气体源形成的氧化硅(TEOS)。之后，对元件进行一回火(Annealing)或高温回火工艺(热驱入工艺，Thermal Drive-in Process)使ASG层中的掺杂物(掺杂物例如为n+的掺杂物，其包括砷或磷)被热扩散至埋入式井区435以形成一储存电容的埋入式极板600。保护氧化层500用以防止掺杂物扩散至埋入式井区435之外。保护氧化层500可以防止掺杂物横向扩散出沟槽416的上部侧壁，而使掺杂物仅能扩散至沟槽416的下半部之中。在某些实施例中，该热驱入工艺于约摄氏1050度的温度进行约30分钟，亦可选择于约摄氏1000度的温度进行约45分钟。
然后，请参照图4D，以湿式或干式蚀刻工艺移除保护氧化层500与ASG层420。在一实施例中，一化学湿式蚀刻工艺可被用于移除保护氧化层500以及ASG层420。然后，制作一电容节点介电层700于沟槽416的侧壁与底部。接着，以沉积一层第一多晶硅层于沟槽416中，并回蚀刻以覆盖电容的埋入式极板600，而形成一上储存节点705于沟槽416中。在某些实施例中，第一多晶硅层或上储存节点705被蚀退或回磨(Polish Back)至埋入式极板区600。
电容节点介电层700亦可以湿式蚀刻工艺进行蚀刻，以移除部分的电容节点介电层700，并减少介电材料的高度至埋入式极板区的程度。电容节点介电层700可包括氮化硅，然后，此层可暴露于一氧化环境，以形成该沟槽式电容的电容节点介电材料(例如为SiN、NO、ONO等)。在某些实施例中，此氮化硅层可以低压化学气相沉积法(LPCVD)来制作，并沉积至约3.5纳米至5纳米的厚度。
请参照图4E，制作一领氧化层(Collar Oxide Layer)800覆盖于基底400以及电容节点介电层700上方的沟槽416侧壁。领氧化层800可以化学气相沉积(CVD)工艺沉积一层氧化层于沟槽416中来形成，然后，蚀刻部分此膜层以暴露上储存节点705。领氧化层800形成并大略地覆盖电容节点介电层700。在此实施例中，领氧化层800较电容节点介电层700为厚。另外，在某些实施例中，领氧化层800可具有约40纳米至60纳米的厚度。
沉积一层第二多晶硅层并覆盖基底400与领氧化层800以形成一储存节点连结815。蚀退或回蚀刻第二多晶硅层至一于储存节点连结815之上的特定高度。举例而言，可利用一化学机械研磨(CMP)工艺以移除部分多晶硅层至储存节点连结815之上的特定高度。在回蚀刻多晶硅层后，领氧化层800的暴露部分可被回蚀刻至与储存节点连结815相同的高度。在此例中，领氧化层800的顶表面高于储存节点连结815的顶表面。因此，经过上述步骤所得的元件绘示于图4E中，其中，残留的多晶硅层形成了储存节点连结815。
请参照图4F，进行一选择性外延硅成长工艺(例如为一硅气相外延成长工艺)于沟槽侧壁的部分基底400与含有多晶硅的储存节点连结815上，以制作外延硅层816与817。基底400中的硅与储存节点连结815中的多晶硅允许外延硅层816的成长。硬式掩模层410与垫氧化层405用以防止外延硅向上成长至基底400的顶表面，而领氧化层800用以防止外延硅向下成长至埋入式井区435之上的部分基底400。在此实施例中，于沟槽侧壁的基底400制作的外延硅层816将会遵循基底400中的结晶结构，而制作于储存节点连结815的多晶硅上的外延硅层817会遵循多晶硅中的结晶结构。经由以上步骤而形成图4F的元件定义出一瓶状储存电容，其颈部区域以外延硅层816定义，而瓶状储存电容的较低部分以上储存节点705以及电容节点介电材料700加以定义。
请参照图4G，于储存节点连结815与外延硅层816上以氮化工艺制作一极薄的埋入式氮化物衬层(未加标号)，接着，沉积多晶硅于薄的埋入式氮化物衬层之上，以形成一顶盖层818。此多晶硅被回蚀刻或回磨以形成顶盖层818，如图4G的元件所示。此埋入式氮化物层用以防止顶盖层416中的多晶硅的杂质，例如砷，扩散至基底400中。所形成的元件允许晶体管经由顶盖层818与储存节点连结815的路径连接瓶状储存电容。在后续的工艺中，硬式掩模层410与垫氧化层405可被移除以形成一具有源极与漏极区的晶体管。
以上的方法允许瓶状储存电容的形成，其中，瓶状储存电容的底部利用沟槽的完整开口来制作。因此，对比于先前技术，沟槽较低部分的蚀刻工艺较容易被控制。另外，于蚀刻工艺中，沟槽416的底部尺寸宽度，例如图4A所绘示，可与应用于现有湿蚀刻工艺中形成一瓶状深沟槽的底部尺寸相同，例如图3H所绘示。
图5A至图5F为本发明一实施例的一个半导体元件的剖面图，其绘示形成一瓶状沟槽的步骤，其使用了用于储存电容工艺的部分选择性外延硅成长工艺。请参照图5A，制作一层氧化层591于基底500上并图案化此氧化层591，以形成一层氧化掩模层591。氧化掩模层591暴露部分的基底500，然后，蚀刻此暴露的部分以形成一深沟槽，其中蚀刻方法例如为干式蚀刻工艺。之后，制作一层TEOS氧化层590于沟槽中并覆盖基底500。继之，以一光致抗蚀剂填充物592填满此沟槽并蚀退或回蚀刻至沟槽中的一第一深度。然后，利用一湿式蚀刻工艺，例如使用一缓冲氢氟酸溶液或BHF溶液，回蚀刻TEOS氧化层590的顶部至第一深度。之后，使用例如湿式蚀刻工艺剥除或移除光致抗蚀剂填充物592，经由以上步骤所得元件绘示于图5B。
请参照图5C，利用图5B中的既成元件，于沟槽侧壁的部分基底500上进行一外延硅成长工艺以形成外延硅层595。外延硅层由基底500中的硅来制成。然后，利用一湿式蚀刻工艺，例如使用缓冲氢氟酸溶液(BHF溶液)，移除或蚀刻去除位于沟槽较低部分的TEOS层590。所形成的元件绘示于图5C。以此既成元件，形成了一具有颈部的瓶状沟槽，其中颈部由外延硅层595定义，而本体部分由用以定义瓶状的沟槽其它部分来加以定义。
请参照图5D，一埋入式极板596形成于基底500中。此工艺可与图4A至图4G的方法所描述的工艺相似。举例而言，一可被TEOS覆盖的ASG层形成于沟槽底部，然后，可进行一回火工艺以将掺杂物扩散至基底500中，以形成埋入式极板596。然后，可使用一湿式蚀刻工艺，例如使用缓冲氢氟酸溶液(BHF溶液)，移除或剥除ASG层。请参照图5E，制作一节点介电层599于沟槽中，然后第一多晶硅层593填入至沟槽中的节点介电层599上并蚀退或回蚀刻至一预定的深度，此深度低于外延硅层595。节点介电层599也被移除至一预定的深度，此深度相当于第一多晶硅层593。第一多晶硅层593作为储存电容的上节点。
请参照图5F，一领氧化层594形成于多晶硅层593上的沟槽侧壁。接着，一层第二多晶硅层597(作为储存节点连结)填入沟槽中，而领氧化层594被移除以暴露部分外延硅层595，然后，一层第三多晶硅层598(作为顶盖层)形成于多晶硅层597与领氧化层594上。所形成的元件绘示于图5F，其中，氧化掩模层591可被移除以便制作具有源极与漏极区的晶体管。
对于上述图4A至图4G以及图5A至图5F的方法，一晶体管可接续地制作于基底上，此晶体管具有形成于外延硅成长区或外延硅成长层的源极与漏极区。因此，以上的技术允许较大的深沟槽掩模以供图案化与应用，并允许较大的工艺裕度(Process Window)以减低光掩模成本。较大的工艺裕度允许较深沟槽的形成。因此，可得到一瓶状深沟槽的外形，而不需利用湿式蚀刻工艺形成以领层(Collar)转变为节点的情形以预防漏电的问题。
在上述说明中已根据特定范例与实施例描述本发明。然而，很明显地，在不脱离如后附权利要求所提出的本发明广义的精神与范围，可进行各种调整与变化。本说明书与图示同样地被视为说明之用而非意在限定。
权利要求
1.一种半导体元件制造方法，其至少包括形成一沟槽于一基底中；以及由部分该基底形成一外延硅层，使该外延硅层用于对该沟槽定义出一瓶状。
2.如权利要求1所述的制造方法，其中形成该沟槽的步骤包括形成一深沟槽。
3.如权利要求2所述的制造方法，还包括通过形成于该深沟槽的一掺杂层的掺杂物扩散而形成一埋入式极板于该基底中。
4.如权利要求3所述的制造方法，还包括于该深沟槽中形成一电容节点介电层；于该深沟槽中形成一第一多晶硅层；形成一领氧化层并覆盖该第一多晶硅层与该电容节点介电层；于该第一多晶硅层上形成一第二多晶硅层；以及形成一第三多晶硅层并覆盖该第二多晶硅层。
5.如权利要求4所述的制造方法，其中该第一、该第二，以及该第三多晶硅层分别作为储存节点、节点连结，以及顶盖节点层。
6.如权利要求5所述的制造方法，还包括于一晶体管与该顶盖节点层之间形成一电连接。
7.一种半导体元件，其至少包括一基底，该基底中具有一沟槽；以及由部分该基底而形成的一外延硅层，而使得该外延硅层用以定义瓶状的该沟槽。
8.如权利要求7所述的半导体元件，其中该沟槽包括一深沟槽。
9.如权利要求8所述的半导体元件，还包括通过形成于该深沟槽的一掺杂物层的掺杂物扩散以于该基底中形成的一埋入式极板。
10.如权利要求9所述的半导体元件，还包括形成于该深沟槽中的一电容节点介电层；形成于该深沟槽中的一第一多晶硅层；形成并覆盖该第一多晶硅层以及该电容节点介电层的一领氧化层；形成于该第一多晶硅层上的一第二多晶硅层；以及形成并覆盖该第二多晶硅层的一第三多晶硅层。
11.如权利要求10所述的半导体元件，其中该第一、该第二，以及该第三多晶硅层分别作为储存节点、节点连结，以及顶盖节点层。
12.如权利要求11所述的半导体元件，还包括于一晶体管以及至少该顶盖节点层之间形成的一电连接。
13.一种半导体元件，其至少包括形成于一基底上的一晶体管，其中该晶体管具有源极与漏极区域；以及一储存电容耦合于该晶体管，该储存电容由一瓶状沟槽构成，且具有一外延硅层成长于沟槽内，以形成该源极与漏极区其中之一的至少一部分。
14.如权利要求13所述的半导体元件，其中该外延硅层选择性成长于该沟槽的顶部的侧壁。
15.如权利要求14所述的半导体元件，其中该外延硅层用以定义该沟槽的瓶状。
16.如权利要求13所述的半导体元件，其中该储存电容还包括一导体连结层，其可连结该晶体管的一源极区。
17.如权利要求16所述的半导体元件，还包括一或多数多晶硅层而形成部分该导体连结层。
18.一种半导体制造方法，其至少包括制作具有源极与漏极区的一晶体管，该晶体管形成于一基底上；以及制作一储存电容，该储存电容耦合于该晶体管，该储存电容由一瓶状沟槽制成，且具有成长于该沟槽内的一外延硅层以形成该源极与该漏极区其中之一的至少一部分。
19.如权利要求18所述的制造方法，其中该储存电容的形成包括由该基底中部分的硅而成长一外延硅层。
20.如权利要求19所述的制造方法，其中该外延硅层由部分该基底而形成，而部分该基底定义该沟槽的顶部侧壁。
全文摘要
一具有一晶体管以及一储存电容的半导体元件。此晶体管包括形成于基底上的源极与漏极区。此储存电容耦合于该晶体管。此储存电容由一瓶状沟槽所构成，且具有形成于沟槽中的一外延硅层以形成源极与漏极区其中之一的至少一部分。该外延硅层可由部分基底进行选择性地成长于沟槽中，使外延硅层用以定义该沟槽的瓶状。
文档编号H01L27/108GK1848410SQ20051008334
公开日2006年10月18日 申请日期2005年7月12日 优先权日2005年4月12日
发明者陈锡杰, 陈全基 申请人:茂德科技股份有限公司