微电子电容器结构的利记博彩app

专利名称：微电子电容器结构的利记博彩app
技术领域：
本发明涉及一种微电子产品领域的电容器结构，特别是涉及一种灵活制作在微电子产品中的微电子电容器结构。
背景技术：
电容器通常是制作在微电子产品中，藉以提供包括讯号处理功能以及资料储存功能。虽然，电容器在许多微电子产品中是不可或缺的，但是在可用基材面积中，仍无法轻易制作出具有最理想与所需的电容，或者以最佳空间方式设置在微电子产品内的可用区域中。
由此可见，上述现有的电容器在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决电容器存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的电容器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的微电子电容器结构，能够改进一般现有的电容器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容
本发明的目的在于，克服现有的电容器存在的缺陷，而提供一种新型结构的微电子电容器结构，所要解决的技术问题是使其提供一种具有电容器的微电子产品，从而更加适于实用。
本发明的另一目的在于，提供一种微电子电容器结构，所要解决的技术问题是使其提供依照本发明第一目的的一种微电子产品，其中电容器可灵活地设置在微电子产品中，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种微电子电容器结构，其至少包括一基材，该基材中形成有一接触区；一第一图案化介电层形成在该基材上，其中该第一图案化介电层具有一导体柱层穿过该第一图案化介电层，并与该接触区接触；一第二图案化介电层形成在该第一图案化介电层上，其中该第二图案化介电层具有一导体内连线层穿过该第二图案化介电层，并与该导体柱层接触；一第一电容器电极板层形成在该导体内连线层上；一电容器介电层形成在该第一电容器电极板层上；以及一第二电容器电极板层形成在该电容器介电层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微电子电容器结构，其中所述的接触区是一导体接触区。
前述的微电子电容器结构，其中所述的接触区是一半导体接触区。
前述的微电子电容器结构，其中所述的导体柱层的厚度介于实质1000至实质8000之间。
前述的微电子电容器结构，其中所述的导体内连线层的厚度介于实质1000至实质5000之间。
前述的微电子电容器结构，其中所述的电容器介电层的厚度介于实质20至实质200之间。
前述的微电子电容器结构，更至少包括至少一第三图案化介电层介于该第二图案化介电层与该第一电容器电极板层之间，其中该第三图案化介电层具有一连续导体内连线与导体柱层穿过该第三图案化介电层，并与该导体内连线层以及该第一电容器电极板层接触。
前述的微电子电容器结构，其中所述的连续导体内连线与导体柱层的厚度介于实质5000至实质20000之间。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种半导体产品，其至少包括一半导体基材，其中该半导体基材具有一逻辑区以及一记忆体区，且该逻辑区中形成有一第一接触区，而该记忆体区形成有一第二接触区；一第一图案化介电层形成在该半导体基材上，其中该第一图案化介电层具有穿过该第一图案化介电层的一第一导体柱层以及一第二导体柱层，且该第一导体柱层与该第一接触区接触，该第二导体柱层与该第二接触区接触；一第二图案化介电层形成在该第一图案化介电层上，其中该第二图案化介电层具有穿过该第二图案化介电层的一第一导体内连线层以及一第二导体内连线层，且该第一导体内连线层与该第一导体柱层接触，该第二导体内连线层与该第二导体柱层接触；以及至少一第三图案化介电层形成在该第二图案化介电层上，其中该第三图案化介电层具有穿过该第三图案化介电层的一第一连续导体内连线与导体柱层以及一电容器结构，且该第一连续导体内连线与导体柱层与该第一导体内连线层接触，该电容器结构与该第二导体内连线层接触。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体产品，更至少包括一第二连续导体内连线与导体柱层介于该第二导体内连线层与该电容器结构之间。
经上述可知，本发明是有关于一种微电子电容器结构，其中此电容器结构与基材中的接触区之间由导体柱层与形成在导体柱层上的内连线层所隔开。连续导体内连线与导体柱层可进一步隔开内连线层与电容器结构。内连线层与连续导体内连线与导体柱层的应用，提供电容器结构在微电子产品内更弹性的配置。
本发明提供一种具有电容器的微电子产品，其中此电容器可弹性地制作在微电子产品中。本发明藉由形成与导体内连线层接触的电容器，来实现上述的目的，其中前述的导体内连线层进一步与微电子产品内的导体柱层接触。导体内连线层有利于提供微电子产品内的电容器结构一个弹性的空间。
综上所述，本发明特殊结构的微电子电容器结构，提供一种具有电容器的微电子产品。本发明特殊结构的微电子电容器结构，提供依照本发明第一目的的一种微电子产品，其中电容器可灵活地设置在微电子产品中。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的电容器具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。


图1至图5是依照本发明第一较佳实施例的一种制作微电子产品时各阶段的结果的剖面图。
图6是依照本发明第二较佳实施例的一种制作微电子产品的结果的剖面图。
图7是依照本发明第三较佳实施例的一种制作微电子产品的结果的剖面图。
10半导体基材 10’基材12隔离区 14闸极电极堆叠16源极/汲极区 18第一介电层20导体柱层 22第二介电层24内连线层 26第三介电层
28第四介电层32电容器结构34第五介电层36第六介电层40第七介电层42第八介电层30第一图案化导体内连线与导体柱层38第二图案化导体内连线与导体柱层44第三图案化导体内连线与导体柱层RL逻辑区RM记忆体区具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的微电子电容器结构其具体实施方式
、结构、特征及其功效，详细说明如后。
本发明揭露一种具有电容器的微电子产品，其中此电容器可弹性地制作在微电子产品中。本发明藉由形成与导体内连线层接触的电容器，来实现上述的目的，其中前述的导体内连线层进一步与微电子产品内的导体柱层接触。导体内连线层有助于提供微电子产品内的电容器一个弹性的空间。
图1至图5是依照本发明第一较佳实施例的一种制作微电子产品时各阶段的结果的剖面图。其中，图1是微电子产品在其制作初期时的剖面示意图。
图1显示出半导体基材10，其中此半导体基材10区分成逻辑区RL与记忆体区RM。于半导体基材10中形成一对隔离区12，藉以分隔半导体基材10的一连串的主动区。
半导体基材10可利用传统的半导体产品制作技术中，数种材料成分、掺质浓度以及结晶方向的任一种配分来加以制作。上述的材料成分可包括块半导体(Bulk Semiconductor)材料成分(例如块硅、块锗以及块硅锗合金半导体材料成分)、以及绝缘体上有半导体(Semiconductor-on-insulator)的半导体材料成分。半导体基材10一般是为块硅半导体基材。本发明亦可利用陶瓷基材等基材材料。
隔离区12可形成为浅沟渠隔离区、深沟渠隔离区或硅隔离区的区域氧化，如同其他经常使用在半导体产品制造的传统技术。一般而言，这一系列的隔离区12以浅沟渠隔离区形式加以制作。
形成一系列的闸极电极堆叠14于隔离区12所分隔的主动区、以及隔离区12本身上。形成在主动区上的闸极电极堆叠14供制作场效电晶体，而形成在隔离区12上的闸极电极堆叠14则供制作内连线结构。闸极电极堆叠14包括形成在半导体基材10的主动区上的闸极介电层、对准闸极介电层并形成在其上的闸极电极、以及形成在相对侧边且邻近于侧边的间隙壁层。制作闸极介电层、闸极电极以及间隙壁层时，均可利用如同其他传统半导体产品制作技术中所使用的方法与材料。闸极介电层一般为氧化硅材料，且厚度介于约10至约200之间。闸极电极一般是由多晶硅或复晶硅化物(Polycide)(多晶硅/金属硅化物堆叠)所构成，且厚度介于约1500至约3000之间。间隙壁层一般是利用非等向性蚀刻方式来加以制作。一系列的源极/汲极区16形成至半导体基材10的主动区中，其中这些源极/汲极区16的位置为闸极电极堆叠14所隔开。制作这些源极/汲极区16时，亦利用如同传统半导体产品制作技术中所使用的方法与材料。其中，这些方法通常为离子植入法。
最后，图1显示出一系列图案化的第一介电层18，其中这些第一介电层18通常覆盖在闸极电极堆叠14上，并通过一系列的第一孔洞来提供源极/汲极区16通道。这些图案化的第一介电层18可由如图1所建议的氧化物介电材料所构成。在替代实施例中，图案化的第一介电层18的材料亦可采用其他如同传统半导体产品制作技术中所使用的介电材料。
图2是一系列的导体柱层20形成于第一孔洞中。这些导体柱层20通常是由阻障材料层以及阻障材料层所包围的核心材料层所构成，其中核心材料层是由铜、铜合金、钨或钨合金等核心材料所构成。一般而言，导体柱层20的厚度均介于约1000至约8000之间。
图2亦显示出一系列图案化的第二介电层22形成在图案化的第一介电层18上。一系列图案化的内连线层24形成在这些图案化的第二介电层22之间。
这些图案化的第二介电层22以及后来的图案化介电层通常设成层状结构，此层状结构包括一介电块层形成在一介电终止层上。介电块层的材质可类似、等同或完全相同于形成图案化的第一介电层18所使用的介电材料。介电终止层通常是由氮化硅、碳化硅或氮氧化硅介电终止材料所构成。
图案化的内连线层24通常是由套叠在阻障材料层内的铜或铜合金导体材料所构成。阻障材料可选自于，但不限于，由钛、钽、钨阻障材料及上述材料的氮化物所组成的一族群。一般而言，图案化的内连线层24的厚度介于约1000至约5000之间，较佳是介于约1500至约2500之间。
图3显示出加入图案化的第三介电层26在图2的半导体产品上。形成图案化的第四介电层28在图案化的第三介电层26上。制作图案化的第三介电层26与图案化的第四介电层28时所使用的方法与材料，可类似或等同于制作图案化的第二介电层22时所使用的方法与材料。图3亦显示出第一图案化导体内连线与导体柱层30，其中此第一图案化导体内连线与导体柱层30是一连续导体内连线与导体柱层，且穿过图案化的第四介电层28与图案化的第三介电层26。制作第一图案化导体内连线与导体柱层30时是利用双重金属镶嵌法，而制作前述且位于第一图案化导体内连线与导体柱层30下方的导体层是利用单金属镶嵌法。第一图案化导体内连线与导体柱层30一般是由套叠于阻障材料层内的铜核心层所构成。一般而言，第一图案化导体内连线与导体柱层30的厚度介于约5000至约20000之间，较佳是介于约8000至约15000之间。
图4与图5显示出图3的半导体产品经进一步程序后所获得的一组不同实施例的结果。图4与图5均显示出电容器结构32，其中此电容器结构32包括依序以层状排列的下电容器电极板、电容器介电层以及上电容器电极板。电容器结构32可为金属-绝缘体-金属(MIM)电容器结构。一般而言，电容器介电层的厚度介于约20至约200之间。电容器结构32形成于一对第二孔洞中，这些第二孔洞可使电容器结构32与一对图案化的内连线层24接触。因此，电容器结构32与一对导体柱层20之间由一对图案化的内连线层24所隔开。电容器结构32与一对导体柱层20之间的间隔可允许电容器结构32弹性地设置在图4与图5的半导体产品内。
图4与图5亦显示出第五介电层34保护住电容器结构32。形成第六介电层36在第五介电层34上。形成一对第二图案化导体内连线与导体柱层38穿越第六介电层36与第五介电层34。其中一个第二图案化导体内连线与导体柱层38与电容器结构32中的上电容器电极板接触，另一个第二图案化导体内连线与导体柱层38则与半导体基材10的逻辑区中的第一图案化导体内连线与导体柱层30接触。图4与图5的差异在于是否有终止层存在于第四介电层28上与电容器结构32的下电容器电极板层下。
图6是依照本发明第二较佳实施例的一种半导体产品的剖面图。此半导体产品与本发明的第一较佳实施例的半导体产品相关，但此半导体产品的电容器结构受到一对额外加入的第一图案化导体内连线与导体柱层30的影响，而与内连线层24更为分开。在图6中，基材10’包括绘示于图2中从基材10至导体柱层20的所有材料层。为容纳此一增加空间，此半导体产品使用了第七介电层40与第八介电层42、以及一对第三图案化导体内连线与导体柱层44。因此，本发明的第二较佳实施例的半导体产品提供了电容器结构在本发明的半导体产品中替代的间距与位置。
图7是依照本发明第三较佳实施例的一种制作微电子产品的结果的剖面图。与图6的半导体产品相较之下，图7的半导体产品提供较大的电容器结构32，其中此电容器结构32穿过四个介电层，而非二个介电层。
本发明的较佳实施例提供了一系列应用在微电子产品，且特别是应用在半导体产品的电容器结构。这些电容器结构可灵活地设置在半导体产品中，其中这些电容器结构藉由至少一单导体内连线层而与导体柱层分隔。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种微电子电容器结构，其特征在于其至少包括一基材，该基材中形成有一接触区；一第一图案化介电层形成在该基材上，其中该第一图案化介电层具有一导体柱层穿过该第一图案化介电层，并与该接触区接触；一第二图案化介电层形成在该第一图案化介电层上，其中该第二图案化介电层具有一导体内连线层穿过该第二图案化介电层，并与该导体柱层接触；一第一电容器电极板层形成在该导体内连线层上；一电容器介电层形成在该第一电容器电极板层上；以及一第二电容器电极板层形成在该电容器介电层上。
2.根据权利要求1所述的微电子电容器结构，其特征在于其中所述的接触区是一导体接触区。
3.根据权利要求1所述的微电子电容器结构，其特征在于其中所述的接触区是一半导体接触区。
4.根据权利要求1所述的微电子电容器结构，其特征在于其中所述的导体柱层的厚度介于实质1000至实质8000之间。
5.根据权利要求1所述的微电子电容器结构，其特征在于其中所述的导体内连线层的厚度介于实质1000至实质5000之间。
6.根据权利要求1所述的微电子电容器结构，其特征在于其中所述的电容器介电层的厚度介于实质20至实质200之间。
7.根据权利要求1所述的微电子电容器结构，其特征在于更至少包括至少一第三图案化介电层介于该第二图案化介电层与该第一电容器电极板层之间，其中该第三图案化介电层具有一连续导体内连线与导体柱层穿过该第三图案化介电层，并与该导体内连线层以及该第一电容器电极板层接触。
8.根据权利要求7所述的微电子电容器结构，其特征在于其中所述的连续导体内连线与导体柱层的厚度介于实质5000至实质20000之间。
9.一种半导体产品，其特征在于其至少包括一半导体基材，其中该半导体基材具有一逻辑区以及一记忆体区，且该逻辑区中形成有一第一接触区，而该记忆体区形成有一第二接触区；一第一图案化介电层形成在该半导体基材上，其中该第一图案化介电层具有穿过该第一图案化介电层的一第一导体柱层以及一第二导体柱层，且该第一导体柱层与该第一接触区接触，该第二导体柱层与该第二接触区接触；一第二图案化介电层形成在该第一图案化介电层上，其中该第二图案化介电层具有穿过该第二图案化介电层的一第一导体内连线层以及一第二导体内连线层，且该第一导体内连线层与该第一导体柱层接触，该第二导体内连线层与该第二导体柱层接触；以及至少一第三图案化介电层形成在该第二图案化介电层上，其中该第三图案化介电层具有穿过该第三图案化介电层的一第一连续导体内连线与导体柱层以及一电容器结构，且该第一连续导体内连线与导体柱层与该第一导体内连线层接触，该电容器结构与该第二导体内连线层接触。
10.根据权利要求9所述的半导体产品，其特征在于更至少包括一第二连续导体内连线与导体柱层介于该第二导体内连线层与该电容器结构之间。
全文摘要
本发明是有关于一种微电子电容器结构，其中此电容器结构与基材中的接触区之间由导体柱层与形成在导体柱层上的内连线层所隔开。连续导体内连线与导体柱层可进一步隔开内连线层与电容器结构。内连线层与连续导体内连线与导体柱层的应用，提供电容器结构在微电子产品内更弹性的配置。其中此电容器可弹性地制作在微电子产品中。本发明形成与导体内连线层接触的电容器，其中前述的导体内连线层进一步与微电子产品内的导体柱层接触。导体内连线层有利于提供微电子产品内的电容器结构一个弹性的空间。
文档编号H01L21/8242GK1700468SQ20051000738
公开日2005年11月23日 申请日期2005年2月22日 优先权日2004年5月21日
发明者涂国基 申请人:台湾积体电路制造股份有限公司