专利名称：具有可伸缩二晶体管存储单元的非易失性半导体存储设备的利记博彩app
技术领域：
本公开涉及半导体存储设备，更具体地，涉及一种具有可伸缩二晶体管存储(STTM，scalable two transistor memory)单元的非易失性半导体存储设备。
背景技术：
与其它存储设备(如SRAM半导体设备)相比，DRAM半导体设备具有可以获得较高集成密度的优点。但是，由于存储单元的泄漏电流、内部噪声、和由易出现的α粒子引起的软错误，DRAM半导体设备不能按比例所需保持存储电荷。因此，这些设备的存储单元需要持续刷新来保持存储的数据。这样，即使在备用模式下功率消耗也很大。
另一方面，闪存设备或EEPROM设备的优点在于，不需要刷新存储单元来保持存储在存储单元中的数据。但是，闪存设备的一个主要缺点在于，因为要花费较长的时间来编程存储单元，所以很难提高它的相对慢的存取时间。并且，需要高电压来编程(写)或擦闪存设备的存储单元。擦/写周期内使用的高电场在预定数目(一般大约105)的擦/写周期后，会将SiO2的隧道势垒(tunneling barrier)降低为浮置栅极，结果限制了存储设备的操作寿命。这样，需要一种新颖的合并了DRAM和闪存的优点的存储单元。换句话说，需要一种具有相对于设备的单元密度允许可伸缩存储电荷具有长期保持力、低电压、高速度、和高可靠操作特性的存储单元的半导体存储设备。这样一种存储单元，可以被称为可伸缩二晶体管存储单元，已由Nazato等提出(参考IEDM 97，第179-182页，和美国专利No.5,952,692)。Nazato等将他们的设备称为平面定位电子设备存储(PLEDM，planar localized electron device memory)单元。这种存储单元具有非易失、高速、低能量消耗和高单元密度的特点。它还具有一个提供了避免软错误的绝缘存储节，和提供了大S/N比的增益特性。它是一个工作在室温没有高载波衰减效应的量子隧道设备，并且可以用现有的硅加工技术来制造。使用STTM单元，下面的发明披露了一种改进的单元阵列结构，使操作速度得到增加。
发明内容
本发明的一个特性是提供一种高速操作的非易失性存储设备。
本发明的另一个特性是提供一种具有改进单元阵列结构的非易失设备。
本发明的再一个特性是提供一种能够检验STTM单元中的感测节点(sense node)的电压分布的非易失性存储设备。
根据本发明的一个特性，一种非易失性存储设备包括一条位线；第一和第二数据线；并联于位线和第一数据线之间的可伸缩二晶体管存储(STTM)单元的第一组；并联于位线和第二数据线之间的可伸缩二晶体管存储(STTM)单元的第二组。
在一个示例性实施例中，存储设备还包括分别与第一组的STTM单元相连的第一组控制线，和分别与第二组的STTM单元相连的第二组控制线。在此情况下，第一和第二组控制线交替排列。
在一个示例性实施例中，存储设备还包括用于响应控制信号而从第一和第二数据线中选择一个的选择电路；和用于感测并放大位线和选择的数据线之间的电压差的感测放大电路。
在一个示例性实施例中，感测放大电路感测存储在选择的STTM单元中的数据，并在写操作中把要写的数据写入选择的STTM单元中。
在一个示例性实施例中，感测放大电路感测存储在选择的STTM单元中的数据，并在读操作中把感测的数据输出到外部。并且，感测的数据被输出到外部，并同时被再存储到选择的STTM单元中的感测数据中。
在一个示例性实施例中，感测放大电路在感测存储于选择的STTM单元中的数据时向选择的STTM单元提供一个偏置电流。
在一个示例性实施例中，每个STTM单元包括一个读晶体管和一个写晶体管。并且，感测放大电路包括用于在读/写操作中向选择的STTM单元提供偏置电流的偏置电流提供部分。
在一个示例性实施例中，在感测放大电路中，STTM单元中的读晶体管的体积区域(bulk region)是与感测放大电路中的偏置电流提供部分的体积区域电隔离的。通过控制施加于STTM单元的读晶体管的体积区域的电压，检验STTM单元的感测节点电压的分布。
根据本发明的另一个特性，非易失性存储设备包括多个数据线对；在每个数据线对间排列的多个位线；多个可伸缩二晶体管存储(STTM)单元，被设置以共享每个数据线对间排列的位线；对应于每个数据线对的多个数据线选择器，每个数据线选择器从对应的数据线对中选择一个数据线；和多个感测放大器，每个对应于数据线选择器，每个感测放大器对由一个相应的数据线选择器选择的数据线和一个响应的位线间的电压差进行感测和放大。
在一个示例性实施例中，连接于每个数据线对的STTM单元被分成第一组和第二组。STTM单元的第一组分别连接于第一组的控制线。STTM单元的第二组分别连接于第二组的控制线。第一组和第二组的控制线交替排列。
在一个示例性实施例中，每个感测放大器感测存储于选择的STTM单元中的数据，然后在写操作中把要写的数据写入选择的STTM单元。每个感测放大器感测存储于选择的STTM单元中的数据，并将感测的数据输出给外部。感测数据被输出给外部，并同时在读操作中被再存储到选择的STTM单元中。每个感测放大器在感测存储于选择的STTM单元中的数据时都向选择的STTM单元提供一个偏置电流。
在一个示例性实施例中，每个STTM单元包括一个读晶体管和一个写晶体管。每个感测放大器包括一个在读/写操作中向选择的STTM单元提供偏置电流的偏置电流提供部分。STTM单元中的读晶体管的体积区域是与每个感测放大器的偏置电流提供部分的体积区域电隔离的。通过控制施加于STTM单元的读晶体管的体积区域的电压，检验STTM单元的感测节点电压分布。
图1是一个根据本发明的一个实施例的非易失性存储设备的电路图；图2是一个图示了根据本发明的非易失性存储设备的写操作的定时图；图3是一个图示了根据本发明的非易失性存储设备的读操作的定时图；图4显示了一个用于测量根据本发明的非易失性存储设备中的感测节点的电压分布的整体结构。
具体实施例方式
图1是一个根据本发明的一个实施例的非易失性存储设备的电路图。
参考图1，非易失性存储设备包括存储单元阵列110。多个STTM单元(或非易失存储单元)以矩阵形式在存储单元阵列110中排列。每个STTM单元MC包括一个写晶体管(或纵向晶体管)N1和一个读晶体管(或感测晶体管)N2。存储单元阵列110包括多个数据线、多个位线和多个控制线。如图1所示，一个位线在两列中被STTM单元共享。例如，位线BL0被连接于数据线DL0e和DL0o的STTM单元共享。位线BL1被连接于数据线DL1e和DL0o的STTM单元共享。连接于数据线DL0e和位线BL0的STTM单元被连接至控制线CL0。连接于数据线DL1e和位线BL1的STTM单元被连接至控制线CL1。类似地，连接于数据线DL1e和位线BL1的STTM单元被连接至控制线CL0。连接于数据线DL1o和位线BL1的STTM单元被连接至控制线CL1。
如上所述，每个STTM单元被连接至相应的数据线。一个位线(如BL0)被安排在两个相临的数据线(如DL0e和DL0o)之间。换句话说，对应的位线BL0被安排在每个数据线对(如DL0e和DL0o)之间。当执行一个读/写操作时，仅选择连接于每个共享位线的一对STTM单元中的一个。例如，当控制线CL0起作用时，选择连接于DL0e和BL0线的STTM单元。当控制线CL1起作用时，选择连接于DL0o和BL0线的STTM单元。在图1中，仅显示了四个数据线DL0e、DL0o、DL1e、DL1o和两个位线BL0和BL1。但是，对于图1中未显示的，图1中显示的电路图形的重复对本领域中的技术人员是显而易见的。
参考图1，根据本发明的非易失性存储设备100包括数据线选择器区、感测放大器区和列选通器区。在一个示例性实施例中，在图1中显示了两个数据线选择器区120a和120b、两个感测放大器区130a和130b、以及两个列选通器区140a和140b。
每个数据线选择器区120a和120b被配置以选择两个对应数据线中的一个。例如，数据线选择器区120a响应控制信号PIS0DLe和PIS0DLo选择数据线DL0e和DL0o中的一个。数据线选择器区120b同样响应控制信号PIS0DLe和PIS0DLo选择数据线DL1e和DL1o中的一个。每个数据线选择器区120a和120b都包括两个NMOS晶体管M0和M1。NMOS晶体管M0被连接在数据线DL0e和一个锁存节BLSA0之间，并由控制信号PIS0DLe控制。NMOS晶体管M1被连接在数据线DL0o和一个锁存节BLSA0之间，并由控制信号PIS0DLo控制。数据线选择器区120b的NMOS晶体管M0和M1被以与描述120a相同的方式连接，因此忽略它的描述。
每个感测放大器区130a和130b对选择的位线和与之对应的位线间的电压差进行感测和放大。感测放大器区130a和130b包括NMOS晶体管M2、M3、M4、M5、M6、M9、M10和M12，以及PMOS晶体管M7、M8和M11，它们如图1所示连接。感测放大器区130a和130b的元件用相同的参考数字表示。例如，在读模式中，每个感测放大器区通过一条位线读取存储在选择的STTM单元中的数据，并通过一条数据线将读取的数据再存入到再选择的STTM单元中。此时，读取的数据可以通过一个相应的列选通器区输出给外部。在写模式中，每个感测放大器区事先通过一条位线读取存储在选择的STTM单元中的数据。此外，在要被写入数据加载到位线上后，每个感测放大器区通过一条数据线，将要被写入数据存储到选择的STTM单元中。现在，将在下文中对其进行更为详细的描述。
在一个示例性实施例中，NMOS晶体管M3和PMOS晶体管M11形成一个偏置电流提供部分，用于在读/写操作过程中为选择的STTM单元的读晶体管提供一个偏置电流。上述非易失性存储设备具有一个阵列结构和一个外围电路，这很合适于众所周知的读/写操作，以使它可以高速操作。
图2是一个图示了根据本发明的非易失性存储设备的写操作的定时图。在解释写操作之前，这里我们假定，在数据“0”存储在STTM单元的情况下，电荷(如孔)在STTM单元的感测节点(SNe/SNo)中充电，在数据“1”被存储在STTM单元的情况下，电荷(如孔)不在STTM单元的感测节点(SNe/SNo)中充电。在此假设下，在下文中将对根据本发明的非易失性存储设备的写操作进行更加全面的描述。为了简便的目的，使用分别与数据线DL0e和DL0o连接的STTM单元对来描述写操作。同样，显而易见，与其余数据线相连的STTM单元的写操作以类似方式执行。
如果写操作开始，如图2中所示，控制信号PIS0DLe激活为处于高电压Vpp的高电平，另一方面，不激活控制信号PIS0DLo以使之处于负电压Vb的低电平。因此，通过NMOS晶体管M0，数据线DLOe被连接于感测放大区130a的锁存节点BLSA0，以及数据线DL0o与感测放大区130a的锁存节点BLSA0电绝缘。也就是，只有一个数据线连接于感测放大节点。由于向控制线PBIAS提供了一个低于电源电压Vcc的电压，偏置电流被通过PMOS晶体管M11提供给锁存节点BLSA0B。提供给锁存节点BLSA0B的偏置电流通过NMOS晶体管M3被提供给位线BL0。提供给位线BL0的偏置电流由NMOS晶体管M3根据控制线PCLAMP的电压电平限制。此时，当电源电压Vcc和地电压Vss间的电压被提供给控制线CL0时，通过选择的STTM单元的读晶体管N2，根据选择的STTM的存储数据选择性地放电提供给位线BL0的电流。例如，在数据“1”被存储在选择的STTM单元中的情况下，提供给位线BL0的偏置电流并不通过选择的STTM单元的读晶体管N2放电。
由于数据“1”被存储在选择的STTM单元中，如图2中所示，锁存节点BLSA0B的电压变得比预充电电压VBL要高。因为电源电压Vcc被提供给信号线PSAB，以及低于电源电压Vcc的电压被提供给信号线PSA，所以，锁存节点BLSA0B的电压被放大至电源电压Vcc，并且锁存节点BLSA0的电压被放大至负电压Vb。此时，通过激活控制信号CSL0，要写入的数据通过列选通器区140a的NMOS晶体管M13被转移到锁存节点BLSA0B。
在要写入的数据是“0”的情况下，如图2所示，锁存节点BLSA0B和BLSA0的值变得相反。换句话说，锁存节点BLSA0B的电压被改变至负电压Vb，而锁存节点BLSA0的电压被从负电压Vb改变至电源电压Vcc。结果，如果要写入的数据为“0”，电源电压Vcc被提供给数据线DL0e。此时，控制线CL0的电压增加至高电压Vpp，选择的STTM单元的写晶体管N1被导通。因此，在选择的STTM单元的感测节点SNe上充电电荷。也就是，通过执行上述操作，数据“0”被写入。
在数据“0”被写入选择的STTM单元后，控制线PIS0DLe、PSAB和PSA成为处于电源电压Vcc的高电平。此时，如图2中所示，控制信号PREBL、PEQ和PREDL被激活至处于电源电压Vcc的高电平，因此位线BL0被预充电至地电压Vss，数据线DL0e和DL0o各自被预充电至VBL电压。
下面将描述用于在连接至信号线BL0、DL0o和CL1的STTM中存储数据“1”的操作。如图2中所示，控制信号PIS0DLo被激活至处于高电压Vpp的高电平，另一方面，不激活控制信号PIS0DLe以使之处于负电压Vb的低电平。因此，数据线DL0o通过NMOS晶体管M1被连接于感测放大区130a的锁存节点BLSA0，数据线DL0e与感测放大区130a的锁存节点BLSA0电绝缘。因为低于电源电压Vcc的电压被提供给控制信号PBIAS，所以一个偏置电流通过PMOS晶体管M11被提供给锁存节点BLSA0B。提供给锁存节点BLSA0B的偏置电压被通过NMOS晶体管M3提供给位线BL0。提供给位线BL0的偏置电流由NMOS晶体管M3根据控制线PCLAMP的电压电平而被限制。此时，当电源电压Vcc和地电压Vss间的电压被施加于控制线CL1时，提供给位线BL0的电流将根据选择的STTM单元的存储数据，通过选择的STTM单元的读晶体管放电。例如，在数据“0”存储在选择的STTM单元中的情况下，通过选择的STTM单元的读晶体管对提供给位线BL0的电流进行放电。
由于数据“0”被存储在选择的STTM单元中，锁存节点BLSA0B的电压与预充电电压VBL相比要低。由于电源电压Vcc被提供给信号线PSAB，以及低于电源电压Vcc的电压被提供给信号线PSA，因此锁存节点BLSA0B的电压被放大至负电压Vb，锁存节点BLSA0的电压被放大至电源电压Vcc。此时，通过激活控制信号CSL0，由列选通器区140a的NMOS晶体管M13转移要写入锁存节点BLSA0B中的数据。
如果要写入的数据是“1”，如图2中所示，锁存节点BLSA0B和BLSA0的值变得相反。换句话说，锁存节点BLSA0的电压被从负电压Vb改变至电源电压Vcc，锁存节点BLSA0的电压被从电源电压Vcc改变至负电压Vb。结果，如果要写入的数据为“1”，负电压Vb被提供给数据线DL0o。此时，控制线CL1的电压增加至高电压Vpp，使得选择的STTM单元的写晶体管N1导通。因此，电荷在选择的STTM单元的感测节点SNo上未充电。也就是，通过执行上述操作，数据“1”被写入选择的STTM单元中。
在数据“1”被写入选择的STTM单元后，控制线PIS0DLe、PIS0DLo、PSAB和PSA成为处于电源电压Vcc的高电平。此时，如图2中所示，控制信号PREBL、PEQ和PREDL被激活至处于电源电压Vcc的高电平，因此位线被预充电至地电压Vss，数据线DL0e和DL0o各自被预充电至VBL电压。
图3是一个图示了根据本发明的非易失性存储设备的读操作的定时图。在解释读操作之前，这里我们假定，在数据“0”存储在STTM单元的情况下，电荷在STTM单元的感测节点(SNe/SNo)中充电，在数据“1”被存储在STTM单元的情况下，电荷不在STTM单元的感测节点(SNe/SNo)中充电。在此假设下，在下文中将对根据本发明的非易失性存储设备的读操作进行更加全面的描述。为了简便的目的，使用分别与数据线DL0e和DL0o连接的STTM单元对来描述读操作。同样，显而易见，与其余数据线相连的STTM单元的读操作以类似方式执行。
如果读操作开始，如图3中所示，控制信号PIS0DLe激活为处于高电压Vpp的高电平，另一方面，不激活控制信号PIS0DLo使之处于负电压Vb的低电平。因此，通过NMOS晶体管M0，数据线DL0e被连接于感测放大区130a的锁存节点BLSA0，以及数据线DL0o与感测放大区130a的锁存节点BLSA0电绝缘。也就是，只有一个数据线连接于感测放大节点。由于向控制线PBIAS提供了一个低于电源电压Vcc的电压，偏置电流通过PMOS晶体管M11被提供给锁存节点BLSA0B。通过NMOS晶体管M3将提供给锁存节点BLSA0B的偏置电流提供给位线BL0。如前所述，提供给位线BL0的偏置电流由NMOS晶体管M3限制。此时，当电源电压Vcc和地电压Vss间的电压被提供给控制线CL0时，根据选择的STTM的存储数据，通过选择的STTM单元的读晶体管N2选择性地放电提供给位线BL0的电流。例如，在数据“1”被存储在选择的STTM单元中的情况下，提供给位线BL0的电流并不通过选择的STTM单元的读晶体管N2放电。
由于数据“1”被存储在选择的STTM单元中，如图3中所示，锁存节点BLSA0B的电压变得比预充电电压VBL要高。因为电源电压Vcc被提供给信号线PSAB，以及低于电源电压Vcc的电压被提供给信号线PSA，所以，锁存节点BLSA0B的电压被放大至电源电压Vcc，并且锁存节点BLSA0的电压被放大至负电压Vb。通过激活控制信号CSL0，锁存节点BLSA0B的电压将被作为读取的数据，通过列选通器区140a的NMOS晶体管M13输出给外部。此时，读取的数据被再存储至选择的STTM单元中。为此，如图3中所示，控制线CL0的电压增加至高电压Vpp，选择的STTM单元的写晶体管N1导通。因为负电压Vb被提供给数据线DL0e，电荷未在选择的STTM单元的感测节点SNe中充电。通过这些操作，数据“1”被读出，同时执行了一个再存储操作。
在从选择的STTM单元中读出数据“1”后，控制线PIS0DLe、PSAB和PSA成为处于电源电压Vcc的高电平。此时，如图2中所示，控制信号PREBL、PEQ和PREDL也被激活至处于电源电压Vcc的高电平，因此位线BL0被预充电至地电压Vss，数据线DL0e和DL0o各自被预充电至VBL电压。
下面将描述用于在连接至信号线BL0、DL0o和CL1的STTM中读取数据“0”的操作。如图3中所示，控制信号PIS0DLo被激活至处于高电压Vpp的高电平，另一方面，不激活控制信号PIS0DLe使之处于负电压Vb的低电平。因此，数据线DL0o被通过NMOS晶体管M1连接于感测放大区130a的锁存节点BLSA0，数据线DL0e与感测放大区130a的锁存节点BLSA0电绝缘。因为低于电源电压Vcc的电压被提供给控制信号PBIAS，所以一个偏置电流通过PMOS晶体管M11被提供给锁存节点BLSA0B。提供给锁存节点BLSA0B的偏置电流通过NMOS晶体管M3被提供给位线BL0。此时，当电源电压Vcc和地电压Vss间的电压被施加于控制线CL1时，将根据选择的STTM单元的存储数据，通过选择的STTM单元的读晶体管N2选择性地放电提供给位线BL0的电流。例如，在数据“0”存储在选择的STTM单元中的情况下，通过选择的STTM单元的读晶体管放电提供给位线BL0的电流。
由于数据“0”被存储在选择的STTM单元中，锁存节点BLSA0B的电压与预充电电压VBL相比要低。由于电源电压Vcc被提供给信号线PSAB，以及低于电源电压Vcc的电压被提供给信号线PSA，因此锁存节点BLSA0B的电压被放大至电源电压Vcc，锁存节点BLSA0的电压被放大至负电压Vb。通过激活控制信号CSL0，锁存节点BLSA0B的电压将被作为读取的数据，通过列选通器区140a的NMOS晶体管M13输出给外部。此时，读取的数据被再存储至选择的STTM单元中。为此，如图3中所示，控制线CL0的电压增加至高电压Vpp。由于控制线CL0的电压增加至高电压Vpp，选择的STTM单元的写晶体管N1导通。因为电源电压Vcc被提供给数据线DL0e，电荷在选择的STTM单元的感测节点SNe中充电。通过前面的操作，数据“0”被读出，同时执行了一个再存储操作。
在从选择的STTM单元中读出数据“0”后，控制线PIS0DLe、PIS0DLo、PSAB和PSA成为处于电源电压Vcc的高电平。此时，如图3中所示，控制信号PREBL、PEQ和PREDL被激活至处于电源电压Vcc的高电平，因此位线BL0被预充电至地电压Vss，数据线DL0e和DL0o各自被预充电至VBL电压。
图4显示了一个用于测量根据本发明的非易失性存储设备中的感测节点的电压分布的整体结构。
如图4所示，STTM单元MC的读晶体管的体电压Vbb1与NMOS晶体管M3的体电压Vbb2不同。换句话说，STTM单元所排列的存储单元阵列的体积区域与其中形成有NMOS晶体管M3的感测放大区的体积区域是分离的。其原因是为了检验STTM单元MC的感测节点SN的电压分布。通过控制读晶体管N2的体-源电压Vbs，也就是通过改变读晶体管N2的体电压Vbb1，就可以检验STTM单元MC的电压分布。此时，由PMOS晶体管M11提供的偏置电流保持恒定。另一个用于检验STTM单元MC的感测节点SN的电压分布的方法是通过包括PMOS晶体管M14及NMOS晶体管M15和M16的控制电路170控制偏置电流。例如，可以通过固定体电压Vbb1为0V并改变偏置电压VBIAS，检验存储了数据“0”的STTM单元的感测节点的电压分布。另外，可以通过固定体电压Vbb1为低于0V的电压并改变偏置电压VBIAS，检验存储了数据“1”的STTM单元的感测节点的电压分布。
如前所述，可以通过改进阵列结构来执行读/写操作，使得可以实现高速运行的非易失性存储设备。另外，可以通过从感测放大区的体积中分离读晶体管的体积，并控制体电压，或通过控制提供给读晶体管的偏置电流，检验STTM单元的感测节点的电荷分布。
尽管本发明是在它的实施例中被披露的，这里所披露和说明的具体实施例不能被在限制意义上考虑。事实上，对本领域中的技术人员来说考虑到这里的描述，应该很容易理解本发明可以以多种方式修改。发明人认为本发明的主旨包括这里披露的各种元件、特性、功能和/或属性的所有合并和子合并。
下面的权利要求定义了特定组合和子组合，它们被看作是新颖的和非显而易见的。对特性、功能、元件和/或属性的其它组合和子组合的额外权利要求可能出现在此文件中或相关文件中。
权利要求
1.一种非易失性存储设备，包括一条位线；第一和第二数据线；并联于位线和第一数据线之间的可伸缩二晶体管存储单元的第一组；并联于位线和第二数据线之间的可伸缩二晶体管存储单元的第二组。
2.如权利要求1所述的非易失性存储设备，其中一个第一组控制线分别与第一组的可伸缩二晶体管存储单元相连，一个第二组控制线分别与第二组的可伸缩二晶体管存储单元相连，其中第一和第二组控制线交替排列。
3.如权利要求1所述的非易失性存储设备，还包括用于响应控制信号而从第一和第二数据线中选择一个的选择电路；用于感测并放大位线和选择的数据线之间的电压差的感测放大电路。
4.如权利要求3所述的非易失性存储设备，其中感测放大电路感测存储于选择的可伸缩二晶体管存储单元中的数据，并在写操作中把要写的数据写入选择的可伸缩二晶体管存储单元中。
5.如权利要求3所述的非易失性存储设备，其中感测放大电路感测存储于选择的可伸缩二晶体管存储单元中的数据，并在读操作中把感测的数据输出到非易失性存储设备外部，并且其中感测的数据被输出到非易失性存储设备外部，同时被再存储到选择的可伸缩二晶体管存储单元中。
6.如权利要求4所述的非易失性存储设备，其中感测放大电路在感测存储于选择的可伸缩二晶体管存储单元中的数据时向选择的可伸缩二晶体管存储单元提供一个偏置电流。
7.如权利要求3所述的非易失性存储设备，其中多个可伸缩二晶体管存储单元的每个包括一个读晶体管和一个写晶体管，并且其中感测放大电路包括偏置电流提供部分，用于在读/写操作中向选择的可伸缩二晶体管存储单元提供偏置电流。
8.如权利要求7所述的非易失性存储设备，其中多个可伸缩二晶体管存储单元中的读晶体管的体积区域是与感测放大电路中的偏置电流提供部分的体积区域电隔离的。
9.如权利要求8所述的非易失性存储设备，其中通过控制施加到多个可伸缩二晶体管存储单元的读晶体管的体积区域上的电压，检验多个可伸缩二晶体管存储单元的感测节点电压分布。
10.一种非易失性存储设备，包括多个数据线对；在每个数据线对间排列的多个位线；多个可伸缩二晶体管存储(伸缩二晶体管存储)单元，被设置以共享每个数据线对间排列的位线；对应于每个数据线对的多个数据线选择器，每个数据线选择器从对应的数据线对中选择一个数据线；多个感测放大器，每个感测放大器对应于数据线选择器，每个感测放大器对选择的数据线和相应的位线间的电压差进行感测和放大。
11.如权利要求10所述的非易失性存储设备，其中连接于每个数据线对的可伸缩二晶体管存储单元被分成第一组和第二组，并且其中第一组可伸缩二晶体管存储单元分别连接于第一组的控制线，并且其中第二组可伸缩二晶体管存储单元分别连接于第二组的控制线，并且其中第一组和第二组的控制线交替排列。
12.如权利要求10所述的非易失性存储设备，其中每个感测放大器感测存储在选择的可伸缩二晶体管存储单元中的数据，然后在写操作中把要写的数据写入选择的可伸缩二晶体管存储单元。
13.如权利要求10所述的非易失性存储设备，其中每个感测放大器感测存储在选择的可伸缩二晶体管存储单元中的数据，并将感测的数据输出到非易失性存储设备外部，并且其中感测数据被输出到非易失性存储设备外部，同时在读操作中被再存储到选择的可伸缩二晶体管存储单元中。
14.如权利要求12所述的非易失性存储设备，其中每个感测放大器在感测存储于选择的可伸缩二晶体管存储单元中的数据时，都向选择的可伸缩二晶体管存储单元提供一个偏置电流。
15.如权利要求10所述的非易失性存储设备，其中每个可伸缩二晶体管存储单元包括一个读晶体管和一个写晶体管，并且其中每个感测放大器包括偏置电流提供部分，用于在读/写操作中向选择的可伸缩二晶体管存储单元提供偏置电流。
16.如权利要求15所述的非易失性存储设备，其中可伸缩二晶体管存储单元中的读晶体管的体积区域是与每个感测放大器的偏置电流提供部分的体积区域电隔离的。
17.如权利要求16所述的非易失性存储设备，其中通过控制施加于可伸缩二晶体管存储单元的读晶体管的体积区域的电压，检验可伸缩二晶体管存储单元的感测节点电压分布。
全文摘要
一种非易失性存储设备，包括一条位线、一对数据线和多个可伸缩二晶体管存储(STTM)单元。该存储单元在一对数据线间排列，以便共享位线。该存储单元还包括一个数据线选择电路和一个感测放大电路。数据线选择电路选择一对数据线中的一个，感测放大电路对位线和选择的数据线间的电压差进行感测和放大。增加了操作速度，同时改进了设备单元阵列结构。
文档编号H01L27/115GK1637950SQ20051000410
公开日2005年7月13日 申请日期2005年1月6日 优先权日2004年1月6日
发明者赵佑荣, 崔炳吉 申请人:三星电子株式会社