专利名称：具有阶梯栅的半导体器件及其制造方法
技术领域：
本发明的一个实施例涉及半导体器件制造并涉及具有阶梯栅(stepgate)的半导体器件。
背景技术：
为了通过提高动态随机访问存储器(DRAM)器件中的刷新时间而增强刷新特性，主要是该器件的电容器特性已得到改善。然而，由于器件的集成度已增加，仅利用电容器特性的改善来提高刷新时间是有局限性的。
典型地，门限电压依赖于沟道长度而改变，并且单元的刷新特性相应地也改变。为了刷新特性的改善，应增加沟道长度，并且因此使用了一种用于增加栅电极临界尺度(CD)的方法。
然而，为了增加沟道长度，如果栅电极的临界尺度(CD)增加，则引发相对大的电场。因此，由于门限电压突然下降而产生局限性。另外，如果栅电极的临界尺度(CD)增加，单元的集成规模则会降低。
近来，随着半导体器件集成规模的增加，不可能减少栅电极的临界尺度(CD)，并且相应地沟道长度减少。如上所述，如果沟道长度减少，则产生突然降低门限电压的短沟道效应，并且因此短沟道效应导致刷新特性的降级。
图1是说明传统半导体器件的横截面视图。
参考图1，具有浅沟槽隔离(STI)结构的器件隔离层12形成于基片11中，而通过顺序堆叠多个栅绝缘层13、多个栅电极14和多个硬掩模15所形成的多个栅图案形成于基片11的上部上。在所述栅图案的两个侧壁形成了通过使用多个氧化物层间隔物16及多个氮化物层间隔物17而形成的多个栅间隔物。
通过离子注入工艺，第一结18和第二结19形成于多个栅图案之间的基片11中。第一结18是位线将接触的位线接触区而第二结19是存储节点将接触的存储节点接触区。
如图1中所示，在直接形成于所述基片上的具有由各个栅电极14的临界尺度所限制的沟道长度的晶体管即平面晶体管被用作DRAM器件的单元晶体管的情况下，引发相对大的电场，由此产生其中单元晶体管的门限电压降低的严重缺陷。
例如，根据将平面晶体管用作单元晶体管的传统方法，所测量的是单元晶体管的门限电压(C-VT)是1.7×1013V；电场的大小是0.58MV/cm；而刷新特性(S-tREF)是190ms。
如上所述，如果刷新特性(S-tREF)下降到190ms以下，则在100nm大小的DRAM器件中产生降级DRAM器件制造期间的产品产出的局限。
发明内容
本发明的一个实施例是一种其中半导体器件单元的门限电压较小减少的半导体器件。本发明的另一实施例是一种制造这样的器件的方法。
根据本发明的一方面，提供有一种半导体器件，包括基片，包括第一有源区以及具有比所述第一有源区更高的高度的第二有源区；栅图案，具有阶梯结构，其形成于所述第一有源区和所述第二有源区之间的边界区上，其中所述栅图案从所述第一有源区的预定部分延伸到所述第二有源区的预定部分；栅间隔物，形成于所述栅图案的两个侧壁上；第一单元结，形成于在一个栅间隔物处的所述第一有源区中，并连接到存储节点接触；以及第二单元结，形成于在另一栅间隔物处的所述第二有源区中，并连接到位线接触。
根据本发明的另一方面，提供有制造半导体器件的方法，包括形成基片，所述基片包括第一有源区以及具有比所述第一有源区更高的高度的第二有源区；在所述第一有源区和所述第二有源区之间的边界区上执行圆化处理；在包括经受了圆化处理的边界区的所述基片的表面上形成栅绝缘层；在所述第一有源区和所述第二有源区之间的边界区处的栅绝缘层上形成具有阶梯结构的栅图案；在所述栅图案的两个侧壁上形成栅间隔物；以及在所述第一有源区中形成第一单元结同时在所述二有源区中形成第二单元结。
相对于结合附图给出的对优选实施例的以下描述，本发明的以上及其它特征将变得更好理解，其中图1是说明传统半导体器件的横截面视图；图2是横截面视图，说明了根据本发明的一个具体实施例的具有多个阶梯栅的半导体器件；图3A到3G是横截面视图，说明了根据本发明的所述具体实施例的用于制造图2中所示的具有多个阶梯栅的半导体器件的方法；图4A到4F是照片，说明了根据本发明的所述具体实施例的经凹陷的有源区的深度。
具体实施例方式
在下文中，将参考附图提供对本发明某些实施例的详细描述。
图2是横截面视图，说明了根据本发明的一个具体实施例的具有多个阶梯栅的半导体器件。
如图2中所示，该半导体器件包括基片21，具有多个经凹陷的第一有源区101A以及具有比经凹陷的第一有源区101A更高的高度的第二有源区102；多个器件隔离层25，与经凹陷的第一有源区101A接触；多个栅图案200，具有阶梯结构，每个从各个经凹陷的第一有源区101A的表面延伸到第二有源区102的表面；多个栅间隔物34和35，形成于每个栅图案200的两个侧壁上；多个第一单元结36B，形成于第一有源区101A内；以及第二单元结36A，形成于第二有源区102中。在此，多个栅氧化物层31形成于多个栅图案200之下。相应地，堆叠在多个栅氧化物层31上的多个栅电极32和多个硬掩模33形成多个栅图案200。在该实施例中，多个第一单元结36B和第二单元结36A以N-型杂质掺杂。
如图2中所示，经凹陷的第一有源区101A和第二有源区102具有范围从大约200到大约600的高度差。由于所述高度差，限定于多个栅图案200之下的沟道长度变得更长。即，因为栅图案200的每个通过从各个经凹陷的第一有源区101A的部分延伸到第二有源区102的部分而形成，所以沟道长度变得延长了与各个经凹陷的第一有源区101A及第二有源区102之间的高度差一样多。即，假定传统平面晶体管的沟道长度为CH1，根据本发明的一个实施例的晶体管的沟道长度为CH2。
在具有比第二有源区102更低的高度的经凹陷的第一有源区101A中，形成了存储节点接触将连接到的多个第一单元结36B；而位线接触将连接到的第二单元结36A形成于第二有源区102中。
在经凹陷的第一有源区101A和器件隔离层25之间也产生了高度差。此时，经凹陷的第一有源区101A和器件隔离层25之间的高度差范围从大约0到大约150。在此，尽管经凹陷的第一有源区101A和器件隔离层25之间高度差产生的原因将稍后在随后的制造方法中解释，所述高度差基于形成经凹陷的第一有源区101A的凹陷图案的蚀刻工艺以及执行若干次的随后的清洗工艺而决定。
参考图2，根据本发明一实施例的单元晶体管包括具有阶梯栅结构的多个栅图案200，并具有非对称结构，因为充当源和漏的多个第一单元结36B和第二单元结36A分别形成于经凹陷的第一有源区101A和第二有源区102中。
图3A到3F是横截面视图，说明了用于制造图2中所示的具有多个阶梯栅的半导体器件的方法。
如图3A中所示，垫氧化物层22和垫氮化物层23顺序形成于基片21上。在此，垫氮化物层23不仅充当蚀刻停止层的角色，还在随后的化学机械抛光(CMP)工艺期间充当抛光停止层的角色。优选地，垫氧化物层22是具有范围从大约50到大约100的厚度的氧化硅(SiO2)层，而垫氮化物层23是具有范围从大约700到大约1,000的厚度的氮化硅(Si3N4)层。
接着，光阻剂(photoresist)层沉积于垫氮化物层23上。然后，所述光阻剂层通过曝光工艺和显影工艺而图案化，由此形成器件隔离掩模(未示出)。之后，垫氮化物层23和垫氧化物层22通过使用所述器件隔离掩模(未示出)作为蚀刻阻挡而顺序蚀刻。
接着，去除器件隔离掩模(未示出)，并且然后垫氧化物层22通过使用垫氮化物层23作为硬掩模而蚀刻。此后，通过施加到垫氧化物层22的蚀刻工艺而暴露的基片21即器件隔离区以预定深度被蚀刻，由此形成多个沟槽24。
接着，多个间隙填充绝缘层25被沉积直到填满沟槽24，并且然后执行CMP工艺。此时，在执行CMP工艺期间，垫氮化物层23充当抛光停止层的角色。同样，如所公知的，在沉积间隙填充绝缘层25之前，可执行侧壁氧化工艺和衬垫(liner)氮化物层工艺。间隙填充绝缘层25是通过高密度等离子体(HDP)方法沉积的氧化物层。
间隙填充绝缘层25起器件隔离层的作用。相应地，在下文中，间隙填充绝缘层25将被称作器件隔离层25。剩余的基片21通过器件隔离层25而被限定为有源区100，并且有源区100的表面为平面型。
同时，在用于形成器件隔离层25的最后所执行的工艺的CMP工艺之后，执行后清洗工艺以去除抛光副产品。此时，在CMP工艺之后所执行的后清洗工艺即CMP后清洗工艺使用BFN清洗溶液。
如图3B中所示，垫氮化物层23和垫氧化物层22经受剥离。此时，使用磷酸(H3PO4)溶液来剥离垫氮化物层23，而使用氟化氢(HF)溶液来剥离垫氧化物层22。
随后，在有源区100的表面上执行单元氧化工艺，由此以范围从大约50到大约100的厚度形成单元氧化物层26。在此，在垫氧化物层22不经受剥离而保留的情况下，单元氧化物层26可不形成。即垫氧化物层22未被剥离而是保留，并且因此垫氧化物层22充当扮演单元氧化层26的角色。
接着，有机防反射涂层27形成于单元氧化物层26的上部上。光阻剂层沉积于有机防反射涂层27上，并且然后沉积于有机防反射涂层27上的光阻剂层通过曝光工艺和显影工艺而图案化。由此，掩模28形成于有机防反射涂层27上。
此时，掩模28充当凹陷掩模的角色，用于以预定厚度来使存储节点将连接到的有源区100凹陷。
接着，通过使用掩模28作为蚀刻阻挡，有机防反射涂层27和单元氧化物层26被顺序蚀刻。
此时，通过使用四氟甲烷(CF4)、三氟甲烷(CHF3)和氧(O2)的混合气体，有机防反射层27被单独蚀刻。有机防反射涂层27对用作器件隔离层25的HDP氧化物层的蚀刻选择性以1比1的比率而被控制。
如图3C中所示，在通过使用掩模28作为蚀刻阻挡来蚀刻单元氧化物层26之后所暴露的有源区100的预定部分被蚀刻，由此形成多个线/空间型凹陷图案29。
此时，各个凹陷图案29的深度被控制为范围从大约200到大约600。因此，存储节点接触将连接到的多个第一有源区101与位线接触区将连接到的第二有源区102之间的高度差D范围从大约200到大约600。即，多个第一有源区101形成于比第二有源区102低了范围从大约200到大约600的厚度那么多的部分中。
如上所述，存储节点接触将连接到的多个第一有源区101通过形成凹陷图案29而具有凹陷的表面，并且因此多个第一有源区101和第二有源区102具有非对称结构。在下文中，提供有凹陷图案29的多个第一有源区101将称作多个经凹陷的第一有源区101A。
如图3D中所示，多个经凹陷的第一有源区101A通过各向同性蚀刻方法而另外蚀刻，由此对经凹陷的第一有源区101A的顶角、即经凹陷的第一有源区101A和第二有源区102之间的边界部分执行圆化处理。
此时，被采用以对经凹陷的第一有源区101A的边缘执行圆化处理的各向同性蚀刻方法通过使用下游蚀刻方法和具有微波型或感应耦合等离子体(ICP)型的等离子体方法而进行软蚀刻。例如，各向同性蚀刻条件单独使用CF4和O2的混合气体以及三氟化氮(NF3)、O2和氦(He)的混合气体，或者使用前述混合气体的混合气体。蚀刻速度控制为大约150/分钟。
如图3E中所示，剥离了掩模28和有机防反射涂层27，并且然后继续去除了单元氧化物层26。在此，由于掩模28通过使用光阻剂层而形成，所以通过使用典型的氧等离子体来剥离掩模28。此时，有机防反射涂层27与掩模28同时被剥离。通过使用湿化学溶液，如通过以预定比率来混合氟化铵(NH4F)和HF而形成的缓冲氧化物蚀刻剂(BOE)、HF或通过以预定比率混合氢氧化铵(NH4OH)、过氧化氢(H2O2)和H2O而形成的标准清洗-1溶液，来去除单元氧化物层26。
接着牺牲氧化物层30形成于包括经凹陷的第一有源区101A的整个层上，其边缘、即经凹陷的第一有源区101A和第二有源区102之间的边界部分，通过执行各向同性蚀刻工艺而经受圆化处理。此时牺牲氧化物层30被引入以防止经凹陷的第一和第二有源区(101A和102)上产生缺陷，同时执行离子注入工艺、即阱注入工艺和门限电压(VT)注入工艺，以控制阱和门限电压(VT)。牺牲氧化物层30是屏蔽氧化物层或门限电压氧化物层。
牺牲氧化物层30通过干氧化工艺在范围从大约800℃到大约1,000℃的温度以范围从大约50到大约120的厚度而形成。
接着，执行离子注入工艺以在其中牺牲氧化物层30保留的状态中控制阱和门限电压(VT)。
如图3F中所示，剥离了牺牲氧化物层30。之后，执行栅氧化物层预清洗工艺，并且然后栅氧化物层31形成于整个所得到的层上。此时，栅氧化物层31通过干氧化工艺在范围从大约850℃到大约1,000℃的温度以范围从大约100到大约150的厚度而形成。
接着，通过在栅氧化物层31上顺序堆叠栅电极32和硬掩模33而形成每个栅图案200。
尽管未示出，在主轴所观察的栅图案200的俯视图将在下文中解释。栅图案200具有波型，其中通过经凹陷的第一有源区101A的上部的栅图案200的预定部分成圆形向经凹陷的第一有源区101A突出，而通过剩余部分即器件隔离层25的上部的栅图案200的其它部分不突出。例如，器件隔离层25的线宽小于经凹陷的第一有源区101A的线宽。
如上所述，各个栅图案200跨过有源区的上部并且各个栅图案200通过从其中产生高度差的各个经凹陷的第一有源区101A延伸到第二有源区102而形成，由此形成阶梯栅结构。
给出了有关各个栅图案200的另外的细节。各个栅图案200的一侧到达各个经凹陷的第一有源区101A的底部，而另一侧到达第二有源区102的表面。因此各个栅图案200形成于各个经凹陷的第一有源区101A和第二有源区102之间的边界区，由此具有阶梯栅结构而不是平面型。
如上所述，由于各个栅图案200通过从各个经凹陷的第一有源区101A延伸到平面的第二有源区102而具有阶梯栅结构，由各个栅图案200限定的沟道变得比传统平面晶体管的栅图案的沟道长。
即，如果传统平面晶体管的沟道长度为CH1，本发明的晶体管的沟道长度为CH2。CH2比CH1长与凹陷图案29的深度那样多(参见图3C)。
如图3G中所示，充当栅间隔物的绝缘层、即氧化物层和氮化物层的堆叠层，沉积于包括栅图案200的整个层上。之后，通过执行间隔物蚀刻工艺，形成与栅图案200的两个侧壁接触的多个双栅间隔物、即多个氧化物间隔物34和多个氮化物间隔物35。
接着，注入N-型杂质即磷(P)和砷(As)的用于形成单元结的离子注入工艺在提供有栅间隔物34和35的整个层上执行。因此，多个第一单元结36B形成于多个栅图案200和多个器件隔离层25之间，而第二结36A形成于多个栅图案200之间的第二有源区102中。即第一单元结36B形成于经凹陷的第一有源区101A中，而第二单元结36A形成于高于经凹陷的第一有源区101A的第二有源区102中。
形成于经凹陷的第一有源区101A中的第一单元结36B将连接到存储节点接触，而形成于第二有源区102中的第二单元结36A将连接到位线接触。
根据本发明的一个实施例，本发明的单元晶体管包括具有阶梯栅结构的栅图案200，并具有非对称结构，因为充当源(或漏)的第一单元结36B和充当漏(或源)的第二单元结36A分别形成于经凹陷的第一有源区101A和第二有源区102中。即，位线接触所连接到的第二有源区102以没有凹陷的结构形成而存储节点接触所连接到的第一有源区101A以凹陷结构形成。
如上所述，第一有源区101A可以凹陷结构形成，以提供具有阶梯栅结构和非对称结构的单元晶体管。即，在栅图案200之下限定的沟道区以阶梯结构形成，并且然后所述阶梯结构经受圆化处理。相应地，通过减小可由注入到第一单元结36B的杂质的泄漏引起的泄漏电流，有可能改善器件的刷新特性。
同时，经凹陷的第一有源区101A和器件隔离层25之间存在高度差。此时，高度差范围从大约0到大约150。在此，基于顺序执行多次的针对凹陷图案29(参见图3C)的蚀刻工艺和清洗工艺的时间控制来决定经凹陷的第一有源区101A和器件隔离层25之间高度差的产生。即在栅图案29形成之前，采用了栅氧化物预清洗工艺。然而，经受了栅氧化物预清洗工艺的器件隔离层25和第一有源区101A之间的高度差范围从大约0到大约150。
图4A到4F是说明根据本发明的一个具体实施例的凹陷图案的深度以及器件隔离层和经凹陷的有源区之间的高度差的照片。参考符号A表示凹陷图案的深度，而参考符号B表示器件隔离层和经凹陷的有源区之间的高度差。在下文中，图4A示出使用垫氧化物层作为单元氧化物层的情况，而图4B到4F示出使用单元氧化物层的情况。图4A到4F是指示大约50nm大小的照片。在此参考符号FOX表示用来形成器件隔离层的场氧化物层；参考符号GATE OXIDE表示栅氧化物层；参考符号WSix和POLY表示栅电极材料；而Si表示硅。同样，由于牺牲氧化物层被剥离，牺牲氧化物层未示出。
参考图4A，凹陷图案的深度测量为大约190，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-110。此时，通过以下获得这些测量通过使用BFN溶液大约30秒而采用CMP工艺之后的后清洗工艺时；通过使用B溶液而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约130秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
参考图4B，凹陷图案的深度测量为大约240，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-90。此时，通过以下获得这些测量通过使用BFN溶液大约30秒而采用CMP工艺之后的后清洗工艺时；通过使用FN溶液大约130秒而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约75秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
参考图4C，凹陷图案的深度测量为大约240，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-160。此时，通过以下获得这些测量通过使用BFN溶液大约30秒而采用CMP工艺之后的后清洗工艺时；通过使用FN溶液大约130秒而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约130秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
参考图4D，凹陷图案的深度测量为大约260，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-163。此时，通过以下获得这些测量通过使用BFN溶液大约90秒而采用CMP工艺之后的后清洗工艺时；通过使用FN溶液大约130秒而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约130秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
参考图4E，凹陷图案的深度测量为大约260，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-90。此时，通过以下获得这些测量通过使用BFN溶液大约30秒而采用CMP工艺之后的后清洗工艺时；通过使用FN溶液大约130秒而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约75秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
参考图4F，凹陷图案的深度测量为大约260，而器件隔离层和经凹陷的有源区之间的高度差测量为大约-90。此时，通过以下获得这些测量通过使用BFN溶液大约30秒而采用CMP工艺之后的后清洗工艺时；通过使用FN溶液大约130秒而执行形成单元氧化物层之前的预清洗工艺；通过使用FN溶液大约75秒而执行圆化处理前的清洗工艺；以大约50的厚度在大约1,000℃的温度形成牺牲氧化物层；以及通过湿氧化工艺在大约750℃的温度形成栅氧化物层。
在本发明的一个实施例的基础上，产生了存储节点接触连接到的有源区即经凹陷的有源区与位线接触连接到的另一有源区之间的高度差，由此具体化了阶梯栅结构。相应地，有可能防止单元晶体管的门限电压减少并控制经凹陷的有源区和器件隔离层之间的高度差，由此获得改善产品产出和刷新特性的效果。
本发明包含有关于2005年1月31日提交于韩国专利局的韩国专利申请No.KR 2004-0008742的主题，其全部内容通过引用结合于此。
尽管已相对于某些优选实施例描述了本发明，对本领域技术人员将显而易见的是可进行各种改变和修改而不背离如所附权利要求所限定的本发明的精神和范围。
权利要求
1.一种半导体器件，包括基片，包括第一有源区以及具有比所述第一有源区更高的高度的第二有源区；栅图案，具有阶梯结构，其形成于所述第一有源区和所述第二有源区之间的边界区上，其中所述栅图案从所述第一有源区的预定部分延伸到所述第二有源区的预定部分；栅间隔物，形成于所述栅图案的两个侧壁上；第一单元结，形成于一个栅间隔物处的所述第一有源区中，并连接到存储节点接触；以及第二单元结，形成于另一栅间隔物处的所述第二有源区中，并连接到位线接触。
2.如权利要求1的半导体器件，其中所述第一有源区和所述第二有源区之间的高度差范围从大约200到大约600。
3.如权利要求1的半导体器件，其中所述第一有源区和所述第二有源区之间的边界区经受圆化处理。
4.如权利要求1的半导体器件，其中所述第一有源区和器件隔离层之间的高度差范围从大约0到大约150。
5.一种制造半导体器件的方法，包括形成包括第一有源区以及具有比所述第一有源区更高的高度的第二有源区的基片；在所述第一有源区和所述第二有源区之间的边界区上执行圆化处理；在包括经受了所述圆化处理的边界区的所述基片的表面上形成栅绝缘层；在所述第一有源区和所述第二有源区之间的边界区处的所述栅绝缘层上形成具有阶梯结构的栅图案；在所述栅图案的两个侧壁上形成栅间隔物；以及在所述第二有源区中形成第二单元结的同时，在所述第一有源区中形成第一单元结。
6.如权利要求5的方法，其中所述基片的形成进一步包括在所述基片的预设部分形成多个器件隔离层；通过蚀刻由所述器件隔离层所限定的有源区的邻近所述器件隔离层的某部分而将所述第一有源区限定为凹陷的，以及将所述第二有源区限定在除了所述第一有源区形成的特定部分之外的所述有源区的剩余部分中。
7.如权利要求6的方法，其中所述第一有源区和所述第二有源区之间的高度差范围从大约200到大约600。
8.如权利要求6的方法，其中所述经凹陷的第一有源区的限定包括在包括所述器件隔离层的基片的上部形成第一绝缘层；在所述第一绝缘层上形成防反射阻挡层；通过使用光阻剂层在所述防反射阻挡层上形成掩模；通过使用所述掩模作为蚀刻阻挡而仅蚀刻所述防反射阻挡层；通过使用所述掩模作为蚀刻阻挡而蚀刻所述第一绝缘层；去除所述掩模；以及通过使用所述蚀刻的防反射阻挡层作为蚀刻阻挡而蚀刻所述基片一预定厚度，来限定所述经凹陷的第一有源区。
9.如权利要求8的方法，其中限定所述经凹陷的第一有源区包括使用四氟甲烷(CF4)、三氟甲烷(CHF3)和氧(O2)的混合气体。
10.如权利要求9的方法，其中在使用CF4、CHF3和O2的混合气体来限定所述经凹陷的第一有源区期间，所述基片相对于所述器件隔离层的蚀刻选择性被控制为1∶1的比率。
11.如权利要求5的方法，在所述栅图案的形成之前，进一步包括对栅氧化物层执行预清洗工艺，其中经受所述预清洗工艺的所述第一有源区和器件隔离层之间的高度差范围从大约0到大约150。
12.如权利要求5的方法，其中所述圆化处理利用各向同性蚀刻工艺而执行。
13.如权利要求12的方法，其中所述各向同性蚀刻工艺采用下游方法并使用具有微波型或感应耦合等离子体(ICP)型的等离子体源。
14.如权利要求13的方法，其中所述各向同性蚀刻工艺使用CF4和O2的混合气体、三氟化氮(NF3)、O2及He的混合气体以及其组合。
15.如权利要求5的方法，在执行圆化处理之后，进一步包括在包括经受了圆化处理的边界区的所述基片的表面上形成牺牲层；在所述牺牲层保留的状态中，在所述基片中执行离子注入工艺，以便控制门限电压和阱；以及去除所述牺牲层。
16.如权利要求15的方法，其中形成所述牺牲层包括干氧化工艺。
17.如权利要求15的方法，其中所述牺牲层以范围从大约50到120的厚度、在范围从大约800℃到大约900℃的温度形成。
18.如权利要求5的方法，其中所述栅绝缘层通过干氧化方法以范围从大约100到150的厚度、在范围从大约850℃到大约1000℃的温度形成。
19.如权利要求5的方法，其中根据以主轴的俯视图，由于所述栅图案的预定部分通过所述经凹陷的第一有源区的上部并向所述经凹陷的第一有源区成圆形突出，而所述栅图案的其它部分通过所述器件隔离层的上部并且不成圆形突出，所述栅图案具有波型。
全文摘要
半导体器件，包括基片，包括第一有源区以及具有比所述第一有源区更高的高度的第二有源区；栅图案，具有阶梯结构，其形成于所述第一有源区和所述第二有源区之间的边界区上；所述栅图案从所述第一有源区的预定部分延伸到所述第二有源区的预定部分；栅间隔物，形成于所述栅图案的两个侧壁上；第一单元结，形成于一个栅间隔物处的所述第一有源区中，并连接到存储节点接触；第二单元结，形成于另一栅间隔物处的所述第二有源区中，并连接到位线接触。
文档编号H01L29/78GK1822387SQ20051000358
公开日2006年8月23日 申请日期2005年12月30日 优先权日2005年1月31日
发明者郑台愚, 吴尚源 申请人:海力士半导体有限公司