专利名称：半导体器件及其制造方法
技术领域：
本发明涉及在一张支撑基板上平面的装载多个半导体元件的半导体器件、及其制造方法。
背景技术：
例如，BGA(球栅阵列)、LGA(平面栅格阵列)等半导体器件的结构为，将半导体元件装载在支撑基板上。在
图1中将该BGA型的半导体器件作为半导体器件1A来表示。
如该图所示，BGA型的半导体器件1A的结构为，在支撑基板3A的一侧主面(表面)装载半导体元件2A的同时，在另一侧主面(背面)上具有外部连接用电极6。半导体元件2A和形成在支撑基板3A的表面的焊盘4通过引线5相连接。
另外，如图2所示，在支撑基板3A的表面形成有一端与焊盘(Pad)4相连接的配线7。该配线7的另一端经由通孔15而连接至形成在支撑基板3A的背面的外部连接用电极6。在该外部连接用电极6上配设有构成外部连接端子的焊球。
在以往的半导体器件中，如上述图1所示的半导体器件1A那样，一般的结构为，在一张支撑基板3A上装载及配设一个半导体元件2A。因此，半导体元件2A的配设位置置于易于进行配线7的布线的支撑基板3A的中央位置。
然而，近年来，需求便携式信息设备等电子设备的小型化及高性能化，而需要更为小型并且高性能以及/或者大容量的半导体器件。因此，提供有MCM(多芯片组件)、SiP(系统级封装)等在一张支撑基板上装载多个半导体元件的半导体器件(例如，参照JP特开2000-196008号公报)。
该SiP型的半导体器件1B如图3所示。在该图所示的例子中，在支撑基板3B的一侧主面上，在半导体元件2A之外还并排装载及配设有半导体元件2B。
这里，半导体元件2A例如为微处理器等的逻辑芯片，半导体元件2B例如为闪存等的存储芯片。
一般要求更高性能的半导体元件2A的外部连接端子焊盘的数目比规格化的半导体元件2B的外部连接端子焊盘的数目多。
任何的半导体元件2A、2B都通过引线5而连接至形成在支撑基板3B上的焊盘4。此时，由于在一张支撑基板3B的同一平面上装载多个半导体元件2A、2B，使支撑基板3B上的半导体元件2A的位置为从中央偏移了的位置。
发明的公开发明所要解决的课题如上所述，图4表示在半导体元件2A的装载位置从支撑基板3B的中央偏移时形成在支撑基板3B上的配线7的布线状态。如该图所示，通过在支撑基板3B上配设两个半导体元件2A、2B，所以形成在支撑基板3B上的配线7的布线也变得紧密。并且，在图中箭头X所指的区域，即半导体元件2A与支撑基板3B的边缘部接近的区域，可对配线7进行布线的区域变得狭窄(以下，将可在基板上进行配线的布线的区域称为配线布线区域)。对此，用图5～图7进行说明。
图5表示半导体元件2A的上表面。该半导体元件2A为矩形，在其四边的外周(以下，将各边称为外周第一边11A～外周第四边11D)附近，与外周第一边11A～外周第四边11D对应并与外周第一边11A～外周第四边11D平行的配设有多个外部连接用焊盘10。
图6表示将该半导体元件2A装载及配设在支撑基板3A的中央时的半导体器件1A上的配线布线区域。如该图所示，与半导体元件2A的外周四边对应在支撑基板3A上设定四个配线布线区域。
即，形成与外周第一边11A对应的配线布线区域12A、与外周第二边11B对应的第二配线布线区域12B、与外周第三边11C对应的第三配线布线区域12C、以及与外周第四边11D对应的第四配线布线区域12D(以下，将第一～第四配线布线区域12A～12D简称为第一～第四区域12A～12D)。
如图6所示的半导体器件1A那样，半导体元件2A配置在支撑基板3A的中央时，第一～第四区域12A～12D可以设定为大致相等的面积。因此，可以在第一～第四区域12A～12D大致均等的对支撑基板3A上的配线7进行布线，从而能够可靠的进行配线7的布线。
与此相对，如半导体器件1B那样，当半导体元件2A的配设位置从支撑基板的中央偏移时，第一～第四区域12A～12D的面积变得不均，如图7所示，在半导体元件2A偏向右侧时，第三区域13C的面积最大，第一区域13A的最小。
因此，在最狭小的第一区域13A对与第三区域13C相同程度数目的配线7进行布线时，其设计以及其形成变得困难。另外，为了避免这种情况，考虑使第一区域13A的面积进一步变大，但此时会导致支撑基板3B的面积增加，而不能达到半导体器件1B的小型化的要求。
另一方面，如图8以及图9所示，作为解决该问题点的方法，还可以执行下述方法，即，使支撑基板3C多层化，形成层间连接用通孔20以及配线层21，并且以倒装片(倒置)状态将半导体元件2A装载到该支撑基板上。根据该结构，可以在半导体元件的正下方配设外部连接用焊盘，从而能够抑制及减低所导致支撑基板的面积扩大。
然而，很难使使形成在支撑基板上的通孔(VIA)的间隙(P1)与形成在半导体元件2A上的焊盘10的焊盘间隙(P2)相对应，另外因成为多层结构还会导致支撑基板的价格上升。
用于解决课题的手段本发明的总的目的在于，提供一种能够解决这样以往的技术问题的、改良有用的半导体器件及其制造方法。
本发明更为具体的目的在于，提供一种半导体器件的结构及其制造方法，该半导体器件能够不拘于支撑基板上的半导体元件的装载及配设位置，而力求使配线的布线容易化，并且更为小型化。
为了实现该目的，在本发明中，提供一种半导体器件，具有支撑基板、和装载在上述支撑基板的一方的主面上的半导体元件，其特征在于，在上述半导体元件中选择的电极焊盘经由设在上述支撑基板上的开口或切口，导出到上述支撑基板的另一方的主面，与设在上述支撑基板的另一方的主面上的配线层电连接。
另外，在上述发明中，也可以成为如下结构，即，上述开口或切口配设在上述支撑基板的被选择的边的边缘部附近、或角部附近。
另外，在上述发明中，也可以成为如下结构，即，上述开口或切口配设多个在上述支撑基板的被选择的多条边的边缘部附近、或多个角部附近。
另外，在上述发明中，也可以成为如下结构，即，在上述半导体元件中选择的电极焊盘通过引线连接到支撑基板的另一侧主面的焊盘，从而与上述配线层实现电连接到上述配线层，其中，上述引线是通过上述开口或上述切口的引线。
另外，在上述发明中，也可以成为如下结构，即，通过上述半导体元件以及上述开口或切口的引线被树脂密封。
另外，在上述发明中，也可以成为如下结构，即，密封上述引线的树脂具有向上述支撑基板的另一侧主面突出的突出部，上述突出部从上述支撑基板的高度，设定为低于外部端子从上述支撑基板的高度，其中，上述外部端子设置在上述支撑基板的另一侧主面。
另外，在上述发明中，也可以成为如下结构，即，在上述支撑基板的另一侧主面的配线层形成有外部端子。
另外，为了实现上述目的，在本发明涉及半导体器件的制造方法中，其特征在于，包括以下工序形成选择性的配设有配线层以及开口或切口的支撑基板的工序；以使半导体元件的电极焊盘与上述开口对置的方式，在上述支撑基板的一侧主面上装载半导体元件的工序；使上述电极焊盘通过上述开口而与配设在上述支撑基板的另一方的主面的配线层电连接的工序。
另外，在上述发明中，也可以在形成支撑基板的工序中，在上述支撑基板的被选择的边的边缘部附近、或角部附近形成上述开口或切口。
另外，在上述发明中，也可以在上述电极焊盘连接到配线层的工序之后，还包括用树脂密封上述半导体元件以及上述焊盘与上述配线层的连接部的工序。
另外，在上述发明中，也可以成为如下结构，即，在上述支撑基板上形成多个半导体元件。
另外，在上述发明中，也可以成为如下结构，即，层叠多个上述半导体元件。
另外，在上述发明中，也可以成为如下结构，即，上述树脂突出部从上述支撑基板起的高度，设定为上述外部端子从上述支撑基板起的高度的一半以下的高度。
另外，在上述发明中，也可以成为如下结构，即，在上述支撑基板的另一侧主面上的上述开口或端部附近设置有防止树脂泄漏的挡板。
发明的效果根据本发明，利用支撑基板的背面作为与装载在该支撑基板上的半导体元件的电极直接连接的配线布线区域，从而能够不会带来该支撑基板的多层化的形成廉价的、更为小型化的半导体器件。
附图的简单说明图1是以往的一个例子即配设一个半导体元件的半导体器件的俯视图。
图2是表示图1所示的半导体器件的配线的布线的图。
图3是以往的一个例子即配设两个半导体元件的半导体器件的俯视图。
图4是表示图3所示的半导体器件的配线的布线的图。
图5是表示半导体器件的焊盘的配置的图。
图6是用于说明图1所示的半导体器件的配线布线区域的图。
图7是用于说明图3所示的半导体器件的配线布线区域的图。
图8是用于说明不能将焊盘结合在形成于基板上的通孔上的原因的图(其一)。
图9是用于说明不能将焊盘结合在形成于基板上的通孔上的原因的图(其二)。
图10是作为本发明的第一实施例的半导体器件的俯视图。
图11是作为表示本发明的第一实施例的半导体器件的、上述图10中的X1-X1剖面的剖面图。
图12是表示半导体元件的焊盘的配置的图。
图13是用于说明本发明的第一实施例的配线布线区域的图。
图14是表示作为本发明的第一实施例的半导体器件所用的基板的表面上的配线的布线的图。
图15是表示作为本发明的第一实施例的半导体器件所用的基板的背面上的配线的布线的图。
图16是放大表示作为本发明的第一实施例的半导体器件的狭缝附近的剖面图。
图17是放大表示作为本发明的第一实施例的半导体器件的狭缝附近的仰视图。
图18是作为本发明的第二实施例的半导体器件的剖面图。
图19是作为本发明的第三实施例的半导体器件的剖面图。
图20是作为本发明的第四实施例的半导体器件的剖面图。
图21是放大表示作为本发明的第五实施例的半导体器件的狭缝附近的剖面图。
图22是放大表示作为本发明的第六实施例的半导体器件的狭缝附近的剖面图。
图23是作为本发明的第七实施例的半导体器件的剖面图。
图24是作为本发明的第八实施例的半导体器件的剖面图。
图25是作为本发明的第九实施例的半导体器件的剖面图。
图26是放大表示作为本发明的第十实施例的半导体器件的狭缝附近的仰视图。
图27是表示作为本发明的第十实施例的半导体器件的图26的X2-X2剖面的剖面图。
图28是放大表示在表示作为本发明的第十实施例的半导体器件的图27中箭头B所示的部分的剖面图。
图29是用于说明狭缝的形成位置的图(其一)。
图30是用于说明狭缝的形成位置的图(其二)。
图31是用于说明狭缝的形成位置的图(其三)。
图32是用于说明切口的形成位置的图(其一)。
图33是用于说明切口的形成位置的图(其二)。
图34是用于说明切口的形成位置的图(其三)。
图35是用于说明切口的形成位置的图(其四)。
图36是用于说明切口的形成位置的图(其五)。
图37是用于说明切口的形成位置的图(其六)。
图38是表示作为本发明的一个实施例的半导体器件的制造方法的工序图。
图39A是用于说明带有狭缝的基板薄板的准备处理的俯视图。
图39B是用于说明带有狭缝的基板薄板的准备处理的剖面图。
图40A是用于说明倒装结合处理的俯视图。
图40B是用于说明倒装结合处理的剖面图。
图41A是用于说明引线接合处理的俯视图。
图41B是用于说明引线片结合处理的剖面图。
图42A是用于说明树脂密封处理的俯视图。
图42B是用于说明树脂密封处理的剖面图。
图43是用于说明切割处理的俯视图。
图44是用于说明添加焊球的处理的俯视图。
附图标记的说明30A～30K半导体器件；32第一半导体元件；33第二半导体元件；34第三半导体元件；37凸起；38背面布线的引线；39引线；40、40A～40F支撑基板；41A外周第一边；41B外周第二边；41C外周第三边；41D外周第四边；42A～42D焊盘；
43A第一区域；43B第二区域；43C第三区域；43D第四区域；46A背面侧焊盘；46B～46D表面侧焊盘；47焊盘；48外部连接用电极；49A背面侧配线；49B表面侧配线；50、50A～56D狭缝；52外部连接端子；55密封树脂部；55A突出部分；56A防焊层；57开口部分；60、60A～60F切口；61、62挡板；68去耦电容器；69信号配线；70电源层；71电源焊盘；75基板薄板。
用于实施发明的最佳方式接着，与附图一同针对本发明的最佳实施方式进行说明。
图10～图17表示作为本发明的第一实施例的半导体器件30A的结构。如图10以及11所示，该半导体器件30A由第一半导体元件32、第二半导体元件33、支撑基板40A、密封树脂部55、以及外部连接用端子52等构成。
第一半导体元件32是微处理器等的逻辑芯片，另外第二半导体元件33是闪存等的存储芯片。在本发明中，如该图10以及图11所示，装载在支撑基板40A的一侧主面(上表面)上的半导体元件32的电极的一部分，通过设置在该支撑基板40A上的狭缝(开口)50，以引线38导出到该支撑基板40A的另一侧主面(下表面)侧，在该另一侧主面上，与配线图案(未图示)电连接。
即，在从该支撑基板40A的中央部偏移的位置，通过另外装载在该支撑基板的边缘部附近，使在该支撑基板40A的上表面上向配线图案的连接、配线图案的布线困难的半导体元件的电极焊盘中的至少一部分，通过狭缝50以引线38而导出到该支撑基板40A的背面，从而可以将该支撑基板40A的背面作为配线区域进行利用。
为了实现该结构，在本实施例的半导体器件中，在配设在图12所示的半导体元件32表面的四边附近的外部连接用电极焊盘部分，有选择的配设倒装结合用突起电极和引线接合用焊盘。即，在本实施例中，在装载该半导体元件32的支撑基板40A的配线区域中，配设有引线接合用焊盘作为沿着与最狭窄的第一区域43A对应的边41A配设的焊盘(焊盘列)42A。
另一方面，在该焊盘42A以外的焊盘42B～42D(即在支撑基板的配线区域中，沿着与比第一区域43A宽的第二～第四区域43B～43D对应的边41B～41D配设的焊盘(焊盘列)42B～42D)上例如配设有由焊球构成的突起电极(未图示)。
即，第一半导体元件32被做成通过倒装结合法装载及配置到上述支撑基板40A的外部连接电极结构，对于被选择的焊盘，可以通过引线接合(wirebonding)法来连接接头。
图14、15表示装载该半导体元件32的支撑基板40A的表面44、以及背面45的配线图案、焊盘的配设结构。并且，可以这样形成支撑基板40A以环氧玻璃等绝缘材料作为基材形成为板状，在其表面背面两面用铜(Cu)等有选择的形成配线图案、电极焊盘。该支撑基板40A也可称为内插器。
配设在支撑基板40A的表面背面两面的配线图案以及/或者电极焊盘按需要通过贯通板状基板的相互连接部件(VIA)而电性的或机械的相连接。如图14所示，在该支撑基板40A的一侧主面(表面)44，配设有表面侧焊盘46B～46D、焊盘47、以及表面侧配线49B等。
另一方面，如图15所示，在该支撑基板40A的另一侧主面(背面)45，配设有背面侧焊盘46A、外部连接用电极48、以及背面侧配线49A等。
而且，作为本实施例的特征的结构，在支撑基板40A的上述第一区域43A对应部分，配设有贯通该支撑基板40A的狭缝50。即，在将上述第一半导体元件32配置及装载在支撑基板40A上的规定位置时，该狭缝50配设在与该半导体元件32的焊盘42A对应的位置。
该狭缝50的尺寸及形状(宽度以及长度)可以这样形成能够经由该狭缝50而在半导体元件32的焊盘42A与支撑基板40A的背面侧焊盘46A之间连接引线38。
在支撑基板40A的表面44上，经由突起电极37而将进行倒装结合的第一半导体元件32的焊盘42B～42D连接到焊盘46B～46D。
另一方面，将与第二半导体元件33的焊盘相连接的引线39连接到焊盘47。由于该第二半导体元件33是存储芯片，所以其外部连接用焊盘的配置大致已被规格化，一般比上述第一半导体元件32的焊盘数少。因此，第二半导体元件33可通过引线39而连接到形成在支撑基板40A上的焊盘47相连接。当然，也可以适用倒装结合(flip-chip bonding)法。
一端与该焊盘46B、46D连接的表面侧配线49B，其另一端连接到贯通基板40A而形成的通孔51。另外，成为以下结构一端与表面侧焊盘46C连接的表面侧配线49B，其另一端连接到焊盘47。并且如图16所示，在该表面44上覆盖形成有防焊层56A，来保护配线49B。
另一方面，如图16、17所示，在支撑基板40A的背面45，焊盘46A的一端连接到上述半导体元件32的电极焊盘42A、并与通过狭缝50而导出的引线38的另一端相连接。另外，如图10、16所示，配设有由焊球构成的外部连接端子52配置到外部连接用电极48。
该外部连接用电极48的一部分与贯通支撑基板40A而形成的通孔5 1电连接。另外，未进行该通孔连接的外部连接用电极48通过背面侧配线49A而与背面侧焊盘46A相连接。
此外，如图16、图17所示，在支撑基板40A的背面45的表面覆盖形成有防焊层56B，来保护配线49A。在该防焊层56B上的与焊盘46A对置的位置，设有现出该焊盘46A的开口部分57。另外，如图17所示，从背面45侧观察支撑基板40A时，可经由狭缝50而看到第一半导体元件32的焊盘42A。
在这样的半导体器件中，上述第一半导体元件32装载及配设在有选择的配设有狭缝50的支撑基板40A上，该半导体元件32所选择的电极焊盘42A通过狭缝50在形成于该支撑基板40A的背面45的背面侧焊盘46A进行引线接合。该背面侧焊盘46A虽然通过背面侧配线49A而连接到外部连接用电极48，但在支撑基板40A的背面45，由于能够在除外部连接用电极48的形成位置以外的位置形成背面侧配线49A，所以背面侧配线49A的布线的自由度高。
即，通过将支撑基板40A的背面45作为配线的布线区域进行利用，从而提高表面44中的配线布线区域的自由度，能够力求半导体器件30A的小型化及高密度，并能够力求该半导体器件30A的高速化。
并且，根据本实施例，第一半导体元件32由于倒装结合在支撑基板40A上，所以与以引线焊接法为对象的安装结构相比，可减少安装面积，从而能够力求节省第一半导体元件32与支撑基板40A电连接所需的面积的节省空间化。
如图16所示，以密封树脂部55来密封以上述的安装结构而装载及配设在支撑基板40A上的第一半导体元件32以及第二半导体元件33。例如可以使用环氧类树脂通过传递模处理来形成密封树脂部55。
在进行该树脂密封时，密封树脂经由狭缝50而前进到支撑基板40A的背面45，并密封引线38部分。该引线38被密封树脂所保护。此时，如图16所示，将覆盖引线38部分的密封树脂部即突出部分55A的、自背面45(基板40A)起的高度H2，设定得比自外部连接端子52的背面45起的高度H1低。
根据该结构，在使用外部连接端子52将半导体器件30A安装在装载于电子设备上的安装基板(未图示)上时，可以防止突出部分55A成为安装的障碍。最好使突出部分55A的高度H2为外部连接端子52的高度H1的1/2以下(H2≤H1/2)。
接着，针对本发明的第二实施例进行说明。
图18表示作为本发明的第二实施例的半导体器件30B。并且，在以下的说明的各实施例中，对于结构与上述第一实施例中的半导体器件30A的结构相同的部位，附以相同附图标记而省略其说明。
在该第二实施例中，以在一个支撑基板40B上装载及配设三个半导体元件32～34的结构为对象。在该结构中，第一半导体元件32以及第三半导体元件34为具有多个外部连接用焊盘的逻辑芯片，第二半导体元件33为具有比较少数的外部连接用焊盘的存储芯片。
第一半导体元件32配设在图中偏右侧，另外第三半导体元件34配设在图中偏左侧。另一方面，第二半导体元件33成为配设在这一对半导体元件32、34之间的结构。在本实施例中，第二半导体元件33倒装结合在支撑基板40B上。另外，在支撑基板40A的左右位置分别形成有狭缝50A、50B，对于第一半导体元件32，引线38经由狭缝50A而导出到支撑基板40B的背面，另一方面，对于第三半导体元件34，引线38经由狭缝50B而导出到支撑基板40B的背面。
这样，在一个支撑基板上装载具有多个焊盘的两个半导体元件32、34时，支撑基板40A的表面上的配线布线自由度比上述第一实施例更低。然而，在本实施例中，在半导体元件32、34的焊盘42A～42D中，与支撑基板40B的端部上的狭窄的配线布线区域对应的焊盘，通过设在该支撑基板40B上的狭缝50A、B使用引线38而导出到支撑基板40B的背面。
根据该结构，即使在一个支撑基板上装载及配设多个半导体元件、或具有多个外部连接用焊盘的半导体器件时，也能够应对半导体器件30B的小型化和高密度化。
图19表示本发明的第三实施例的半导体器件30C。
对于本实施例的半导体器件30C，在支撑基板40C的边缘部如图32所示有选择的形成切口60，经由该切口60而将引线38导出到支撑基板40C的背面。即，该切口60取代上述第一实施例中的狭缝50。
即使在该结构中，也能够以到支撑基板40C的外周边缘部附近位置、或比边缘部更向外侧延伸的状态来配置半导体元件32，从而能够力求半导体器件30C更加小型化。
在图20表示作为本发明的第四实施例的半导体器件30D。
对于本实施例的半导体器件30D，取代上述第二实施例所示的半导体器件30B中的狭缝50A、20B，而在支撑基板40D的两端部分配设有切口60A、60B。该半导体器件30D也能够力求比第二实施例的半导体器件30B更小型化。
图21以及图22表示本发明的第五以及第六实施例的半导体器件30E、30F。
对于本实施例的半导体器件30E、30F，其特征在于，在上述狭缝50的附近位置配设阻止密封树脂流动的挡板61、62。
该挡板61、62与防焊层56B的材质相同，可以在形成防焊层56B时一并形成。因此，在形成挡板61、62时，不会使制造工序复杂化。
对于图21所示的半导体器件30E，在支撑基板40A中，将挡板61配设在狭缝50与外部连接端子52的形成位置之间。通过做成这样的结构，在形成密封树脂部55时，对于通过狭缝50而前进到支撑基板40A的背面侧的密封树脂，能够由挡板61来阻止其流动。由此，能够防止密封树脂到达外部连接端子52的形成位置(即外部连接用电极48)，从而能够可靠的在外部连接用电极48上形成外部连接端子52。
另一方面，对于图22所示的半导体器件30F，除了挡板61之外，还在狭缝50的外侧位置形成有挡板62。根据该结构，能够防止密封树脂流到并附着在支撑基板40A的外周侧。
图23～图25表示本发明的第七～第九实施例的半导体器件30G～30I。
在各实施例的半导体器件30G～60I的特征在于，层叠(堆积)多个半导体元件。
图23所示的第七实施例的半导体器件30G为这样的结构在上述图10所示的第一实施例的半导体器件30A中，在第一半导体元件32上装载半导体元件35，另外在第二半导体元件33上装载半导体元件36。
半导体元件35、36都用引线39电连接到支撑基板40A上的焊盘。
另外，图24所示的第八实施例的半导体器件30H具有这样的结构在上述图23所示的实施例的半导体器件30G中，使第二半导体元件33为具有凸起59的结构，并在支撑基板40A上进行倒装结合。
另外图25所示的第九实施例的半导体器件30在用引线39将第二半导体元件33连接到支撑基板40A，并且在该第二半导体元件33上倒装结合半导体元件36。而且，在该第二半导体元件33与半导体元件36之间形成有去耦电容器68。
去耦电容器68由以下部分构成，即接地用金属层65，其形成在半导体元件36的背面；电源用金属层67，其形成在第二半导体元件33的上表面；电介质层66，其安装在接地用金属层65与电源用金属层67之间。这样，通过在第二半导体元件33与半导体元件36之间配设去耦电容器68，从而能够力求在处理高频信号时提高电特性。
对于上述半导体器件30G～30I，通过将半导体元件32～36都成层叠结构而能够力求高性能化，另一方面也增大配线数。
然而，根据本发明，将半导体元件的焊盘的一部分通过设在该支撑基板40A上的狭缝50而导出到其背面，通过将该支撑基板40A的背面作为配线区域而应用，从而能够对应于该配线的增大。
对于将上述狭缝50变更为切口这种方式，可根据需要进行选择。
在图26～图28表示作为本发明的第十实施例的半导体器件30J。
对于上述各实施例中的半导体器件30A～30I，在形成在支撑基板上的配线布线区域中，在狭窄面积的配线布线区域内的支撑基板的端部附近配设狭缝50，或在该端部配设切口60，用引线38将所对应的半导体元件的焊盘通过该狭缝或切口导出到支撑基板的背面。根据该结构，能够实现半导体器件30A～30I的小型化和高密度化。
对于本第十实施例的半导体器件30J，被倒装安装在支撑基板40E上的半导体元件32的多个外部连接用焊盘中，与该焊盘的位置无关，通过引线38将被选择的焊盘经由配设在该支撑基板40E上的狭缝而导出到该支撑基板40E的背面45。
在该支撑基板40E的背面45有选择的配设电源导体层(或接地导体层)70，上述引线38连接到该电源导体层(或接地导体层)70。
即，如图26所示，在本实施例中，与第一半导体元件32中的电源焊盘71的形成位置对应设置狭缝50C。并且，该电源焊盘71通过引线38而与形成在支撑基板40E的背面45上的电源导体层70相连接。该电源导体层70配设在支撑基板40E的、与第一半导体元件32的装载及配设位置对应的背面，有比较大的面积。
通过成为这种结构，形成在支撑基板40E的表面44的信号配线69、和形成在支撑基板40E的背面45的电源导体层70构成微带线。由此，即使高频信号在信号配线69流动时，也不会发生噪声，从而能够维持半导体器件30J的电特性。
并且，在本实施例中，虽然将形成在支撑基板40E的背面45的导体层作为电源导体层，但也可以将其作为接地导体层利用。此时，通过引线38将第一半导体元件32的接地焊盘连接到该接地导体层。
图27表示图26中的X2-X2剖面，并放大表示支撑基板40E中的电源导体层70配设部分。图28放大表示以图27的B围起来的部分。
如这些图所示，支撑基板40E在基板芯53的表面44形成信号配线69，在基板芯53的背面45形成电源导体层70。信号配线69被防焊层56A所覆盖，电源导体层70被防焊层56B所覆盖。
在图29～图37表示支撑基板上的狭缝50或切口60的形成位置以及形状的变形例。并且，在各图中，还一并表示按照狭缝或切口的各方式的半导体元件的焊盘42的位置。
图29所示的例子是沿着支撑基板40的一侧缘形成直线状的狭缝50的例子。
图30所示的例子是在支撑基板40的角(转角)部形成L字状的狭缝50D的例子。该结构采用这样设置，即，在半导体元件32的外周四边41A～41D内，两条边与狭缝50D相对向。这样，狭缝或切口并不以在半导体元件32的外周四边41A～41D内只与一条边相对应的方式形成，而是与需要为与一个或多条边相对应来形成。
对应而形成狭缝或切口的半导体元件32的边的选择是，在装载该半导体元件32的支撑基板中，在该半导体元件的周围的四个配线布线区域43A～43D中，除去与面积最大的配线布线区域对应的边之外，从与其他三个配线布线区域对应的三条边中选择一条边或两条边。此时，优选与配线布线区域最小的区域相对应的半导体元件32的边，其次选择与面积小的配线布线区域对应的边。
图31所示的例子是将图29所示的例子与图30所示的例子组合的结构。图32～图34所示的例子是取代狭缝50而形成切口60的例子。图32所示的例子是在支撑基板40的被选择的一边的边缘部形成切为コ字状的切口60的例子。图33所示的例子是在支撑基板40的角(转角)部形成L字状的切口60C的例子。图34所示的例子是将图32所示的例子与图33所示的例子组合的结构。
图35～图37所示的例子是取代コ字状的切口60而在支撑基板40的整个一侧缘上形成切口60D、60E的例子。图35所示的例子是在支撑基板40的图中的整个右侧缘上形成切口60D的例子。图36所示的例子是在图35所示的切口60D的基础上，在支撑基板40的图中的整个下缘上形成切口60E的例子。进而，图37所示的例子是在图36所示的切口60D、60E的基础上，在支撑基板40的图中的整个左侧缘上形成切口60F的例子。
并且，狭缝以及切口的形成位置并不仅限于图29～图37所示的结构，而是可以根据半导体元件的焊盘数、支撑基板上的半导体元件的配设位置、外部连接用电极的配设位置等，按需要来选择适合小型化以及高密度化的方式。
接着，针对本发明的一个实施例的半导体器件的制造方法进行说明。并且，在以下的说明中，针对制造图44所示的半导体器件30K的方法进行说明。该图所示的半导体器件30K在支撑基板40C上装载及配设有第一半导体元件32以及第二半导体元件33。
在该结构中，在第一半导体元件32所具有的焊盘中，形成在与支撑基板40C的比较大的配线布线区域对应的位置的焊盘通过引线37而倒装结合在支撑基板40C上。
与此相对，形成与支撑基板40C的狭窄配线布线区域对应的位置的焊盘，通过引线38经由切口60而导出到支撑基板40C的背面，与背面侧焊盘46A(引线接合)相连接。另外，第二半导体元件33被倒装结合在支撑基板40C上。进而，第一以及第二半导体元件32、33由密封树脂部55所密封。
可通过图38所示的步骤10～60(图中，将步骤简称为S)的工序来制造这样结构的半导体器件30K。以下，参照图39～图44，针对在各步骤所实施的处理进行说明。并且，在图39以及图40中，图号标为A的图是俯视图，图号标为B的图是侧剖面图。另外，在图41以及图42中，图号标为A的图是仰视图，图号标为B的图是侧剖面图。
首先，准备图39A以及图39B所示的形成有狭缝50的支撑基板薄板75(步骤10)。在本实施例中，进行从一张支撑基板薄板75同时形成多个半导体器件30K的所谓多个提取，所以在该支撑基板薄板75上形成有多个半导体器件30K的形成区域(在图中，表示为三个区域)。
该支撑基板薄板75通过多层配线技术而形成为具有外部连接用电极48、表面侧焊盘、背面侧焊盘、表面侧配线、背面侧配线、焊盘、通孔。还通过冲压加工而在预先该支撑基板薄板75上形成有狭缝50。此时，还形成有定位孔76，该决位孔76用于进行配合支撑基板薄板75的定位。
接着，在该支撑基板薄板75上，倒装结合第一半导体元件32以及第二半导体元件33(步骤20)。图40A以及图40B表示在支撑基板薄板75上倒装结合了半导体元件32、33的状态。
在该状态中，在与第一半导体元件32的比较大的配线布线区域对置的位置所形成的焊盘，由凸起37而倒装结合到支撑基板薄板上的焊盘上。与此相对，在与狭窄的配线布线区域对置的位置所形成的焊盘，呈与形成在支撑基板薄板75上的狭缝50对置的状态。
接着在步骤30中，实施引线接合处理，其以背面布线引线38来连接半导体元件32和基板薄板75。图41A、图41B表示引线接合处理。
在上述步骤20的处理中，半导体元件32的规定焊盘位于狭缝50处。通过该狭缝50，由引线38连接半导体元件32的焊盘、和形成在支撑基板薄板75的背面45的背面侧焊盘(在图41A、图41B中未表示)。此时，如图41B所示，在由微量恒温仪77支撑的状态下对半导体元件32进行引线接合在接着的步骤40中，进行树脂密封处理。对于该树脂密封处理，使用传递模法来供给环氧类树脂，从而形成密封树脂部55。在形成密封树脂部55时，密封树脂的一部分通过上述狭缝50而进到支撑基板薄板75的背面45，从而密封引线38并形成突出部分55A。
图42A、图42B表示形成了密封树脂部55的状态。此时，通过在支撑基板薄板75上配设挡板，从而能够防止密封树脂不必要的流出。
接着在步骤50中，如图43所示，使用切割刀(未图示)连续切断支撑基板薄板75以及密封树脂部55，从而被单个片。在本实施例中，通过切割刀沿着狭缝50的内部进行切断。因此，在从支撑基板薄板75切出的支撑基板40C的边缘部中，在配设有上述狭缝的边缘部形成切口60。
当切割处理结束时，在步骤60中，对于支撑基板的背面上的焊盘，配设成为外部连接端子52的焊球，从而形成图44所示的半导体器件30K。
根据本实施例的制造方法，形成以下结构在形成在半导体元件32上的多个焊盘中，使其一部分(与狭窄的配线布线区域对置的焊盘)以与形成于支撑基板薄板75上的狭缝50对置的方式定位，经由狭缝50而将该半导体元件32的焊盘与形成在支撑基板薄板75的背面45的背面侧焊盘进行引线接合。
由此，即使在支撑基板薄板75的表面44配设半导体元件32，也能够容易并可靠的以引线将形成于该半导体元件32上的焊盘连接到形成于支撑基板薄板75的背面45的背面侧焊盘。
并且，在上述实施例中，虽然以焊球来作为具有突起形状的外部连接端子进行了公开说明，但也可以按需要应用金(Au)凸起等。
权利要求
1.一种半导体器件，具有支撑基板、和装载在上述支撑基板的一侧主面上的半导体元件，其特征在于，在上述半导体元件中被选择的电极焊盘经由设置在上述支撑基板上的开口或切口而被导出到上述支撑基板的另一侧主面，从而与配设在上述支撑基板的另一侧主面上的配线层电连接。
2.如权利要求1所述的半导体器件，其特征在于，上述开口或切口配设在上述支撑基板的被选择的边的边缘部附近、或角部附近。
3.如权利要求2所述的半导体器件，其特征在于，上述开口或切口在上述支撑基板的被选择的多条边的边缘部附近、或多个角部附近配设有多个。
4.如权利要求1所述的半导体器件，其特征在于，在上述半导体元件中被选择的电极焊盘通过引线连接到支撑基板的另一侧主面的焊盘，从而与上述配线层电连接，其中，上述引线是通过上述开口或上述切口的引线。
5.如权利要求1所述的半导体器件，其特征在于，上述半导体元件以及通过上述开口或切口的引线被树脂密封。
6.如权利要求5所述的半导体器件，其特征在于，密封上述引线的树脂具有向上述支撑基板的另一侧主面突出的突出部，上述突出部从上述支撑基板的高度，设定为低于外部端子从上述支撑基板的高度，其中，上述外部端子设置在上述支撑基板的另一侧主面。
7.如权利要求1所述的半导体器件，其特征在于，在上述支撑基板的另一侧主面的配线层形成有外部端子。
8.一种半导体器件的制造方法，其特征在于，包括形成支撑基板的工序，选择性地形成配设有配线层、以及开口或切口的支撑基板；装载半导体元件的工序，以使半导体元件的电极焊盘与上述开口相对向的方式将半导体元件装载在上述支撑基板的一侧主面上；将电极焊盘连接到配线层的工序，使上述电极焊盘通过上述开口而与配设在上述支撑基板的另一侧主面的配线层电连接。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在形成支撑基板的工序中，在上述支撑基板的被选择的边的边缘部附近、或角部附近形成上述开口或切口。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，在上述将电极焊盘连接到配线层的工序之后，还包括用树脂密封上述半导体元件以及上述焊盘与上述配线层之间的连接部的工序。
11.如权利要求1所述的半导体器件，其特征在于，在上述支撑基板装载有多个半导体元件。
12.如权利要求1所述的半导体器件，其特征在于，层叠有多个上述半导体元件。
13.如权利要求6所述的半导体器件，其特征在于，上述树脂的突出部从上述支撑基板起的高度，设定为上述外部端子从上述支撑基板起的高度的一半以下的高度。
14.如权利要求1所述的半导体器件，其特征在于，在上述支撑基板的另一侧主面上的上述开口或端部附近设置有防止树脂泄漏的挡板。
全文摘要
本发明涉及一种装载在支撑基板上的半导体元件及其制造方法，而且提供如下的半导体器件及其制造方法在上述半导体元件中被选择的外部连接用电极焊盘，经由设置在上述支撑基板上的开口或切口而导出到上述支撑基板的另一侧主面，与配置在上述支撑基板的另一侧主面上的配线层电连接，并且涉及可使半导体器件更小型化的结构及其制造方法。
文档编号H01L23/12GK101019228SQ20048004399
公开日2007年8月15日 申请日期2004年9月17日 优先权日2004年9月17日
发明者藤泽哲也, 小泽要, 佐藤光孝 申请人:富士通株式会社