场致发射的相变二极管存储器的利记博彩app

专利名称：场致发射的相变二极管存储器的利记博彩app
技术领域：
本发明涉及固态存储器，尤其涉及具有相变材料存储元件的固态存储单元。
背景技术：
至少具有锗(Ge)、砷(As)、硅(Si)和锑(Sb)之一的硫属(VI族元素，比如硫(S)、硒(Se)和碲(Te))合金形成的固态相变材料通称为硫族化物，且众所周知。硫族化物存在于至少两种不同分类的固态或相中。最极端的两种相可以简单地划分为非晶态和晶态，其中在这两态之间是不容易辨别的其他形态。非晶态具有不规则的原子结构，晶态通常是多晶的。每种相具有非常不同的电性能。在非晶态，所述材料表现为绝缘体，即，断路；在晶态，所述材料表现为电阻。这些材料的电阻在非晶态和晶态之间的变化达6个数量级。
尤其是，当向某些相变硫族化物施加热量时，这些材料从一种状态(例如，非晶相)转变成第二种状态(例如，晶相)。这些状态之间的转变利用热量可以选择性地逆转，即，所述相变材料可以凝固/重新凝固。如同具有两种或更多可辨别和可选择状态的任何东西一样，所述两种稳定形态的任一个都可以指定为逻辑1，另一个为逻辑0。因此，发现了相变材料在存储器件中的用途，尤其是用于非易失性存储器，例如，用作存储器单元的存储介质。另外，已经使用在非晶相和晶相之间电阻变化的固有中间状态，制成了多位存储元件。
通常，受控的热量必须精确地提供给所述相变存储介质，以实现非晶态和晶态之间的可逆转变。通常，这种热量使用电阻热来提供。遗憾的是，需要向每个存储元件提供较大的电流来加热相变材料。尤其，重新凝固所述相变材料可能需要将所述晶体材料加热到其熔点，通常高于600℃。因此，一方面，难以提供足够的局部热量使所述晶体相变材料升高到其熔点，另一方面，难以避免不经意地将其他临近单元加热到所述相变凝固点，从而无意中使临近单元凝固。
一种现有的相变转换中局部加热的方法是使相变材料的接触面积最小。遗憾的是，减小接触面积通常增加成本，成本与触点的尺寸成反比。尤其是，对于特定的技术来说，获得低于最小的平版照相图像尺寸的触点尺寸，使工艺明显复杂，相应地增加了成本。而且，通常，减小触点尺寸，降低了传热能力，增加了到所述相变材料的电阻/减小了传输到所述相变材料的电流；所有这些都会干扰材料的凝固/重新凝固，而不会增强。
因此，需要对存储单元中的相变材料实现改进的、且非常局部化或集中的热量输送。

发明内容
本发明的一个目的是改进对存储器单元中相变材料的热量输送；本发明的另一目的是集中向单个存储器单元中的相变材料输送的热量；本发明的另一目的是减小为凝固和重新凝固单个存储单元中的相变材料而输送足够的热量所需的功率。
本发明涉及一种存储单元，可以是存储器单元，和包括所述存储器单元阵列的集成电路(IC)芯片，以及形成所述IC的方法。每个存储单元在顶部和底部电极之间形成。每个单元包括相变层，可以是硫族化物，尤其是锗(Ge)、锑(Sb)、碲(Te)或GST层。所述单元还包括触针，所述触针的顶点接触所述GST层。所述顶点可以穿透所述GST层。


从下面参照附图对本发明优选实施例的详细描述中，将更好理解上述及其他目的、方面和优点，其中
图1示出了形成非易失性存储器件的交叉点阵列优选实施例的方法示例的流程图。
图2示出了层状晶片三维(3D)剖面的平面图；图3A-B示出了底部电极的形成示例；图4A-B示出了存储器叠层的形成示例；图5A-B示出了形成单元的步骤；图6A-F示出了形成单元的场尖端的第一示例；图7A-C示出了顶部电极的形成；图8A-B示出了完成的单元剖面；图8C示出了适于作为优选实施例的交叉点单元的相变存储材料的典型硫族化物的电流-电压(I-V)特性的示例；图8D示出了优选实施例的交叉点单元的典型硫族化物存储器的设计温度演变曲线；图9A示出了在所述单元场尖端的焦耳加热的二维(2D)剖面；图9B示出了硫族化物存储材料的示例，尤其是GST，随温度变化且以相为特征的电阻范围；图10示出了利用更明显渐变的下沉模具形成触针形场尖端的另一优选方法；图11A-E示出了根据图10的优选方法形成触针的示例；图12示出了通过顺序地淀积更薄的层，而使间隔层的厚度沿轴向减小而形成的优选触针另一示例的剖面。
优选实施例的描述现在参照附图，尤其是图1示出了形成本发明的非易失性存储器件、例如在交叉点存储阵列中的优选实施例的方法100的示例流程图。尤其是，优选实施例的器件具有硫族化物相变存储介质，开关二极管，利用集中的热场来增强促进相变转化的焦耳加热功率输送。可取的是，焦耳热的输送是通过在所述相变材料处的触针尖端或顶点输送热量，使热量类似于亚微米的钎焊笔集中而增强。尤其是在写入过程中，最热的触针区域与触针的大部间隔开，位于顶点，且因此整个地包含在相变材料内。
单元的形成是使用层状晶片从步骤102开始的。尤其是，所述层状晶片可以是部分图案化的集成电路，具有标准的绝缘栅场效应晶体管(FET)技术的电路器件，通称为CMOS。如下文所述，在称为顶部和底部电极层的2导体层之间形成存储器单元。而且，电路器件，N型FET(NFET)和P型FET(PFET)可以通过引线连接在一起，所述引线可以部分地位于2导体层之一或两者上。因此，在步骤104中，底部电极在层状晶片表面的导体层上形成。然后，在步骤106中，在底部电极上层叠地形成多层。在步骤108中，所述叠层图案化而形成单元，在将要形成单元的位置上留出叠层形成的柱。淀积保护性填料，且在步骤110中，在每个单元位置上，形成场尖端或触针。优选的触针或场尖端向下进入晶片内，朝向底部电极。然后，在步骤112中，当在所述单元上方形成顶部电极时，所述阵列完成。通过使所述底部电极沿一个方向定向，而使所述顶部电极沿另一个方向定向，每个单元都可以由一个顶部电极和一个底部电极的交叉点唯一识别。最后，在步骤114中，使用标准的半导体制造线路后端(BEOL)的步骤，完成存储器(微芯片等)。
应当指出的是，迄今为止，使用硬掩模和湿法刻蚀已经形成了触针形场尖端，从而形成直立的类似石笋、站立在所述晶片上且指向上的尖端。相反，优选实施例的触针形场尖端是从这些石笋形状的触针颠倒形成的，即实际上站在所述触针的顶点上。而且，尽管在此针对存储单元描述，但这些优选实施例的触针具有超出存储单元的应用。例如这种触针具有在微机电结构(MEMS)和原子显微镜(AFM)中的应用。而且，这种触针具有提供迄今在集成电路的电流局部化中不可达到的精度的应用。
图2示出了在步骤102中形成的层状晶片120的三维(3D)剖面图。该示例中的层状晶片120包括覆盖有层内电介质124的层间电介质122。可取的是，层间电介质层122包括形成于标准CMOS电路晶片上的2个子层。尤其是，层间电介质层122是覆盖有50nm厚的刻蚀/抛光阻挡层(例如氮化硅或碳化硅)的500nm厚的二氧化硅。层间电介质层122可以例如使用等离子增强的化学气相淀积(PECVD)淀积PECVD氧化物和氮化硅或碳化硅刻蚀/抛光阻挡层而形成。层内电介质层124基本上与层间电介质层122相同，除了它可能更薄之外，例如，层内电介质层124可以是覆盖有50nm厚的刻蚀/抛光阻挡层的300nm厚的二氧化硅。
图3A-B示出了图1中的底部电极形成步骤114的示例。图3A示出了形成于层内电介质层124上的所述底部电极图案。掩模层(未示出)在层内电介质层124上形成。然后，使用普通的图案化技术，例如，光刻或毫微压印技术，将所述底部导体图案压印在所述掩模层上，然后掩模层显影，使层内电介质层124的部分重新露出。然后，去除层内电介质层124的露出部分，例如，使用反应离子刻蚀(RIE)来刻蚀层间电介质层122，将所述底部电极图案压印在层内电介质层124上，形成被剩余的层内电介质材料间隔层128分开的沟槽126。然后，在图3B中，形成了底部电极导体130。尤其是，底部电极130的形成首先是在下方的阻挡层上形成导体层，比如，掺杂的非晶硅(α-Si)，或层状金属，比如钨或铜。例如，适当的层状金属可以通过在10nm的阻挡金属层比如，碳化钛(TiN)上淀积500nm的铜而形成。然后，使用普通的化学机械抛光(CMP)将所述晶片平面化，例如，去除间隔层128上的金属，仅保留底部电极层124’上被间隔层128分开的电极130。如果使用α-Si形成底部电极130，可以在α-Si底部电极130上形成低温硅化物(例如，NiSi)，以改进导电性，并有助于α-Si转化成多晶硅或多晶硅导体。
图4A-B示出了图1的存储器叠层形成步骤106的示例。首先，约5-50nm厚，优选为25nm厚的导电阻挡材料(例如，TiN)层132淀积在底部电极层124’。接着，厚度不超过50nm的、适当相变材料形成的存储介质层134淀积于导电阻挡层132上。可取的是，相变介质层134是适当的硫族化物，特别是双相硫族化物，比如，锗，锑，碲基材料(例如，Ge2Sb2Te5)，在这里称为GST。然后，在相变介质层134上淀积牺牲多晶硅层136。可取的是，对于250nm间距的直径125nm的存储器单元，牺牲多晶硅层136的厚度不超过约250nm。最后，在牺牲多晶硅层136上淀积厚度约5-50nm的衬垫氮化物层138。可选的是，可以在相变介质层134和牺牲α-Si层136之间包括薄的刻蚀阻挡/停止膜(未示出)。
图5A-B示出了图1中形成单元108的步骤。首先，形成掩模(未示出)，使用光刻或毫微压印技术，确定存储器单元的位置140。然后，使用普通的刻蚀，例如RIE和/或计时刻蚀，选择性地刻蚀所述存储器叠层，去除存储器单元位置140之间的存储器叠层，形成图5A所示的结构。淀积电介质场层142。可取的是，对于250nm的间距、厚度325nm的厚叠层，场层142是厚度500nm的过填充层，以有助于在致密(阵列)和稀疏(非阵列)区域上进行CMP。然后，场层142回剥并平面化，例如利用CMP，并停止在存储器单元位置140的衬垫氮化物层138′。
图6A-F示出了在图1的110步骤中形成单元场尖端的第一示例。首先，将(厚度为50nm的)衬垫氮化物层138′的剩余部分从存储器单元位置140去除，例如，使用热磷酸。然后，可以使用湿法刻蚀(例如，氢氧化钾(KOH))剥去(200nm厚的)牺牲非晶硅136′，在每个存储器单元位置140开出约250nm深的孔，如图6A所示。可取的是，对于非晶硅，所述湿法刻蚀是可选的，停止于相变介质层134′上。接着，在图6B中，衬层144，可取的是厚15nm的氮化硅(SiN)层，保形地淀积在所述表面上。然后，在该实施例中，淀积一个间隔层146，如图6C所示，部分填充在每个存储器单元位置140处的约250nm深的孔，从而形成圆锥形的凹窝148。可取的是，间隔层146是厚度小于所述存储器单元直径一半的氧化物(例如，二氧化硅(SiO2))层，例如，对于125nm的存储器单元直径，低于62nm，以避免封闭圆锥形凹窝148。当保形的间隔层146在存储器单元位置140生长后，所述层在所述孔底部的内角处比在顶部的外角处略厚，使沿所述孔侧壁的所述层形成斜度。
继续参照图6D，间隔层146被定向刻蚀，例如，仍使用RIE，保持每个单元中的所述层的竖直轮廓(即，圆锥形状)，同时去除水平部分。可取的是，RIE刻蚀剂针对间隔层146进行选择，且刻蚀连续进行，直到氮化物层144的水平部分再次露出。然后，再次露出的氮化物层144的水平部分被刻蚀掉，例如，使用RIE，且该刻蚀过程的终点被确定为去除了氮化物层144或侵蚀入所述叠层的GST134′中。可取的是，侵蚀的目标深度约15nm，且进入GST134′不超过20nm。这样，剩余间隔层的侧壁间隔件形成每个单元的每个场尖端的圆锥模具148’。所述表面使用干法清洗进行清洗，例如，臭氧(O3)，且淀积场尖端层152，如图6E所示。可取的是，场尖端层152是TiN或TaN上的非晶态硅层。对于可选的阈值调节，最终形成的单元二极管可以包括绝缘体，或也可以使用具有较宽的带隙电压的半导体(例如，包裹所述尖端的薄SiO2或SiC层)。最后，在图6F中，例如使用CMP去除场尖端层152的水平部分，在每个单元处形成场尖端154。这样，对于CMP，可以使用非晶硅场尖端层152去除所述水平部分，停止于电介质场层142上。可选的是，为了提供更好的上部电极触点，例如，可以将厚度为10nm的薄镍层淀积在所述非晶硅场尖端154上，且可以实现低温金属诱发的结晶。剩余的镍在结晶后剥离。
图7A-C示出了在图1步骤112中顶部电极的形成，与步骤104中形成底部电极大致相同。首先，在图7A中，淀积500nm厚的层内电介质层156。然后，例如使用光刻或毫微压印技术，在层内电介质层156上形成掩模(未示出)。然后，在图7B中，去除层内电介质层156的某些部分，使场尖端154的上表面重新露出。可以使用反应离子刻蚀(RIE)去除所述层间电介质层，基本上与上述的底部电极相同。可取的是，层间电介质层156是氮化物，所以使用针对氮化物选择的RIE刻蚀氮化物层156，且停止在电介质场层142上。层间电介质层156的剩余部分158形成用于所述顶部电极的掩模。然后，在所述晶片上淀积顶部导体层(未示出)，且使用CMP去除多余的顶部导体层，该导体层隔离并限定图7C所示的顶部电极160。可取的是，所述顶部导体层是在10nm厚的阻挡金属上的500nm厚的金属层，例如，阻挡金属层上的钨或铜。或者，顶部导体层可以是厚度为500nm的掺杂的非晶态硅层。这样在已经形成顶部电极160后，单个单元可以通过顶部电极160和底部电极130的交叉点在单元处，即顶部电极160和底部电极130交叉点处进行存取。一旦已经形成顶部电极160，就可以使用普通的线路后端(BEOL)步骤完成所述芯片，形成到所述顶部电极以及到其他芯片电路或芯片外的引线连接。
图8A示出了氧化物142剥离的完整单元162的剖面，图8B示出了单元162的剖面的相应放大图。如上所述，尖端164稍稍穿透GST层166。图8C示出了适于作为优选实施例的交叉点单元的相变存储材料的普通硫族化物非晶相和晶相的电流-电压(I-V)特性的示例。图8D示出了用于优选实施例的交叉点单元的普通硫族化物存储器的设计温度演变曲线的示例。转换状态通过将层166中的单元GST焦耳加热到转换相来实现通过将所述GST加热到Tmelt，转换为非晶(RESET)相，且使其有足够的时间冷却(tquench)；或者，通过将所述GST加热到Tx使其结晶(SET)，且使其有足够的时间冷却(tset)。这样，通过在晶相和非晶相之间反复转换所述尖端的GST，所述单元从具有增强的电流-电压特性的电阻(即，当所述顶部电极相对于底部电极为负极时)反复转换为在顶部电极168和底部电极170之间断开的单元。这样，例如，非晶态的GST可以是逻辑0，晶相GST可以是逻辑1。
图9A示出了在单元场尖端，例如图8A-B中的162焦耳加热的二维(2D)剖面图。图9B示出了硫族化物存储材料的示例，尤其是GST，随温度变化且以相，即非晶相、FCC和六角立方为特征的电阻范围。如图9A所示，最热的区域稍稍离开所述场尖端触针的顶点。而且，所述尖端完全在GST内，从而在与硅尖端的界面处GST故意保持在该晶相内。这样改进了GST存储元件的循环和再循环能力，且提高了所述元件可以循环的次数上限，即，所述元件可以写入的次数。因为存储元件寿命的结束至少部分是在单元不再能写入时，所以本发明延长了单元和芯片的寿命。
图10示出了利用具有更明显减变的下凹模具形成触针形场尖端，且避免所述单层可能阻塞所述孔，而不是如上所述形成所述尖端模具的另一优选方法。应当指出，尽管在步骤110中在形成单元的场尖端进行描述，但在此描述的场尖端具有更宽的应用。因此，可以在这样的孔(例如，单元位置140)内形成场尖端，无需考虑存储器叠层是否已经先形成。主要是，在本优选实施例中，代替淀积单层保形的电介质层(图6C中的146)，所述尖端模具通过淀积连续的电介质层且各向同性地刻蚀去除其水平部分而形成。因此，在去除了存储器位置的上层136和138(例如见图6A)后，在步骤1100中继续所述交叉点单元示例。对于存储器单元，可以淀积衬层，例如图6B中的氮化物衬层144(在本实施例中未示出)。而且，尽管在本示例中，优选为圆柱形的孔是开放的，例如，贯穿所述相变层。然后，在步骤1102中，淀积第一保形间隔层。尤其是，所述保形间隔层可以是氮化硅(例如，Si3N4)或氧化物。氮化硅可以使用氨水和氢化硅的混和物，在等离子增强的化学气相淀积(PECVD)或者在压力介于10毫托(10mTorr)和1托之间的炉反应器中淀积。淀积的厚度可以是时间控制的。或者，通过在淀积反应器中流入臭氧和四乙基原硅酸盐(TEOS)可以淀积氧化物。可取的是，在淀积中所述晶片的温度介于300至500℃之间，压力介于10和400毫托之间。而且，淀积的厚度是时间控制的。接着，在步骤1104中，所述层各向同性地刻蚀，可取的是使用等离子刻蚀，去除所述保形层的水平表面，这也稍稍减小保持在所述孔内的竖直侧壁间隔件的厚度。如果在步骤1106中淀积了附加层，那么返回步骤1102，淀积下一个保形层，且在步骤1104中对其刻蚀。所述层状间隔件在优选的间隔层尺寸的所述孔中形成模具，且在步骤1108中淀积所述尖端材料，如上所述。
图11示出了相对于正常目标的等离子刻蚀溅射屈服(sputteringyield)，示出了增强溅射增强了水平层的优先腐蚀，在从0至角度上限(θs)80°的角度范围内最大值出现的溅射角(θm)约50°。因此，如果在步骤1140中，各向同性刻蚀不具有溅射成分，所淀积的保形膜曲率通常将平移(translate)至所述间隔物。然而，增强溅射增强了具有更明显的侧壁曲率的保形层水平部分的优先等离子腐蚀。所述侧壁曲率越明显，所述尖端模具和所述尖端本身越明显。因此，为了在等离子刻蚀过程中增强溅射，所述晶片相对于等离子体被偏压(可以是自偏压或使用适当的外部DC偏压)。尤其是，所述保形层可以在步骤1104中在等离子反应器中刻蚀，压力介于约1和250mTorr之间，使用氟化等离子，例如，使用原料气比如CHF3，CF4和/或O2C2F6。
图12A-E示出了根据图10的优选方法形成触针的示例。在该示例中，所述触针形成于表面层202到下面的衬底层204的孔200中。在该示例中，表面层202和衬底层204示为两个不同的层，其中例如对于MIES或AFM应用，在独立于存储器单元形成的独立触针的位置具有孔200。然而，对于存储器单元(例如，在上文的图5A-7C和8A-B中的140和160)应用，孔200可以位于被包括表面电介质层202的场电介质层围绕的下部存储器叠层132，134上方。后续的保形层淀积并被各向同性地刻蚀，形成侧壁间隔层206，208，它们形成围绕孔200内部的环。对于图6D中的存储器单元示例，每个侧壁间隔层206，208淀积厚度为15nm的后续层(大约是存储器单元半径的四分之一)。然后，淀积厚度15nm的第三保形层210，完成图12A的示例剖面。在各向同性地刻蚀了第三保形层210后，在图12B中形成第三间隔层212，且还在孔200内形成环。类似地，在图12C中，形成并各向同性地刻蚀厚度15nm的第四保形层214，形成图12D中的第四间隔层216，完成孔200中渐变的模具218。应当指出，虽然间隔环206，205，212和216示为单独的层，但这仅是为了示例说明，因为通常这些间隔层206，208，212和216是相同的材料，一旦形成，将会与先形成的间隔环融合，形成均匀的，而不是层状的限定渐变模具218的侧壁间隔层。最后，淀积一层尖端材料，填充渐变模具218，分别形成渐变的触针220，如图12E所示。
应当指出，如果采用没有溅射成分的各向同性刻蚀，通常所述间隔层将具有所淀积的保形膜的曲率。而且，当它随着水平部分的去除而稍稍向下刻蚀时，从每个间隔层206，208，212和216上去除了高度。因此，所述四层间隔层的组合厚度必须小于孔200高度的一半，以避免堵塞孔200。这样随后淀积多层，形成间隔层，避免了在保形淀积单个层时固有的问题，即所述单层(例如，图6C中的146)可能会堵塞所述孔。
图13示出了优选触针230的另一示例的剖面图，其中通过顺序地淀积薄层，而使间隔层在轴向上减小厚度，初始层比最终层更厚。在这一示例中，第一或外层206′远厚于内层208′、212′和216′。尤其是，外层206′的厚度是所述孔的水平尺寸的四分之一到三分之一。后续间隔层的厚度是在间隔层208′底部的剩余开口的四分之一至三分之一。因此，每个后续层的有效厚度随层数几何地减小。最后，淀积触针层，在所述渐变模具内形成触针230。从图12E和13中可以看出，这样形成的触针220，230具有更明显的尖端，几乎是针状。有利的是，使用这种针状触针相比使用参照图6A所述的单间隔层模具形成的触针，可以使焦耳加热更集中，更显著。
虽然已经参照优选实施例描述了本发明，但本领域的技术人员将认识到本发明还可以利用在所附权利要求的主旨和范围内的改进实施。
权利要求
1.一种存储器件，包含第一电极；位于所述第一电极上的相变层；位于所述相变层上方的触针，所述触针的尖端接触所述相变层；以及接触所述触针的第二电极。
2.如权利要求1所述的存储器件，其特征在于所述触针在所述尖端穿透所述相变层。
3.如权利要求2所述的存储器件，其特征在于所述触针穿透所述相变层约十五至二十纳米(15-20nm)。
4.如权利要求5所述的存储器件，其特征在于所述相变材料层的最大厚度约50nm。
5.如权利要求1所述的存储器件，其特征在于所述触针是半导体。
6.如权利要求1所述的存储器件，其特征在于所述相变材料层是硫族化物层。
7.如权利要求6所述的存储器件，其特征在于所述硫族化物层是锗(Ge)、锑(Sb)，碲(Te)基(GST基)材料。
8.如权利要求7所述的存储器件，其特征在于所述GST层是最大厚度约50nm的Ge2Sb2Te5层。
9.如权利要求1所述的存储器件，其特征在于还包含位于所述第一电极和所述相变层之间的导电阻挡层。
10.如权利要求9所述的存储器件，其特征在于所述导电阻挡层是接触所述第一电极和所述相变层中每一个、且厚度为5至50nm的氮化钛(TiN)层。
11.如权利要求1所述的存储器件，其特征在于还包含在所述相变层和所述第二电极之间的模具层，所述触针位于所述模具层中。
12.如权利要求1所述的存储器件，其特征在于所述存储器件是存储器单元。
13.如权利要求12所述的存储器单元，其特征在于所述存储器单元是相同存储器单元的阵列中的一个单元，所述第一电极是第一组所述相同存储器单元共用的所述第一电极，所述第二电极是第二组所述相同存储器单元共用的所述第二电极。
14.一种包括存储器阵列的集成电路(IC)，每个所述存储器阵列包含沿第一方向定位的多个引线形成的第一引线层；沿第二方向定位的多个引线形成的第二引线层；位于所述第一引线层和所述第二引线层之间的存储器单元阵列，每个所述存储器单元包含在第一电极上的导电阻挡层，所述第一电极是所述第一引线层中的所述多个引线之一，位于所述导电阻挡层上的相变层，以及位于所述相变层上方的触针，所述触针的顶点穿透所述相变层，所述触针的另一端接触第二电极，所述第二电极是所述第二引线层中的所述多个引线之一。
15.如权利要求14所述的IC，其特征在于所述相变材料层的最大厚度约50nm，所述触针穿透所述相变层约15-20nm。
16.如权利要求14所述的IC，其特征在于所述触针是n型半导体，所述相变材料层是硫族化物层。
17.如权利要求16所述的IC，其特征在于所述硫族化物是锗(Ge)、锑(Sb)，碲(Te)基(GST基)材料。
18.如权利要求17所述的IC，其特征在于所述GST层是厚度约50nm的Ge2Sb2Te5层。
19.如权利要求14的IC，其特征在于所述导电阻挡层是接触所述第一电极和所述相变层每一个、且厚度为5至50nm的氮化钛(TiN)层。
20.如权利要求14的IC，其特征在于还包含在所述相变层和所述第二电极之间的模具层，所述触针位于所述模具层中。
21.一种形成包括存储器阵列的集成电路(IC)的方法，所述方法包含步骤a)形成底部电极层；b)在所述底部电极层上限定存储器单元的位置，每个所述存储器单元位置包括相变存储介质层；c)在每个限定的所述存储器单元位置限定单元尖端，所述单元尖端穿透所述相变存储介质层；以及d)形成顶部电极层，每个限定的所述尖端接触所述顶部电极层中的电极。
22.如权利要求21所述的形成IC的方法，其特征在于限定存储器单元位置的步骤包含步骤i)在所述底部电极层上形成存储器叠层；ii)图案化所述存储器叠层，所述存储器叠层的图案在所述多个存储器单元位置限定存储器单元叠层；以及iii)淀积电介质场层，所述电介质场层限制每个存储器单元叠层。
23.如权利要求22所述的形成IC的方法，其特征在于形成所述存储器叠层的步骤i)包含步骤A)在所述底部电极层上形成导电阻挡层；B)在所述导电阻挡层上形成相变层；C)形成牺牲层和所述相变层；以及D)在所述相变层上形成覆盖层。
24.如权利要求23所述的形成IC的方法，其特征在于所述导电阻挡层是氮化钛(tin nitride，TiN)层，所述相变层是硫族化物层，所述牺牲层是非晶态硅层，覆盖层是衬垫氮化物层。
25.如权利要求24所述的形成IC的方法，其特征在于所述硫族化物是锗(Ge)、锑(Sb)，碲(Te)基(GST基)材料，所述TiN层、所述GST材料层和所述覆盖层每一个的厚度约5-50nm，且所述牺牲非晶态硅层的最大厚度约250nm。
26.如权利要求22所述的形成IC的方法，形成所述单元尖端的步骤(c)包含步骤i)在每个所述存储器单元叠层中去除一或多层；ii)在所述每个存储器单元叠层中形成尖端模具；iii)在所述尖端模具中形成所述单元尖端。
27.如权利要求26所述的形成IC的方法，其特征在于去除一或多层的步骤(i)露出所述每个存储器单元叠层中的相变材料层。
28.如权利要求27所述的形成IC的方法，其特征在于在步骤(ii)中形成的尖端模具包括在所述相变材料层中形成用于所述尖端的顶点的模具。
29.如权利要求27所述的形成IC的方法，其特征在于形成所述单元尖端的步骤(iii)包含在所述模具中淀积导电材料，所述尖端的顶点穿透所述相变材料。
30.如权利要求29所述的形成IC的方法，其特征在于所述导电材料包含非晶硅。
全文摘要
一种存储单元，可以是存储器单元，和包括存储器单元阵列的集成电路芯片(IC)，以及形成所述IC的方法。每个存储单元在顶部和底部电极之间形成。每个单元包括可以是硫族化物的相变层，尤其是锗(Ge)，锑(Sb)，碲(Te)或GST层。所述单元还包括触针，其中触针的顶点接触GST层。所述顶点可以穿透所述GST层。
文档编号H01L47/00GK1627546SQ200410094740
公开日2005年6月15日 申请日期2004年11月17日 优先权日2003年12月10日
发明者斯蒂芬·S.·弗凯, 戴维·霍拉克, 仲·H.·兰姆, 黄汉森 申请人:国际商业机器公司