专利名称：一种自对准硅化合金阻挡集成优化的方法
技术领域：
本发明涉及一种半导体器件的工艺方法，特别是涉及一种自对准硅化合金阻挡(Salicide Block)集成优化的方法。
背景技术：
在深亚微米半导体工艺中，自对准硅化合金(Salicide)是不可缺少的工艺，它可以降低电阻并减少电阻及电容(RC)所造成的信号传递延迟，有效提高集成电路的工作效率。
在自对准硅化合金工艺之前，一般都先在硅片表面形成有图案的介质膜(一般是二氧化硅或氮化硅)，利用这种介质膜来保护硅基板防止形成硅化物，这种区域一般是高阻区域，如多晶电阻或有源区电阻。这步工艺称为自对准硅化合金阻挡，主要步骤为淀积介质膜、形成光刻图案、介质膜刻蚀。
自对准硅化合金阻挡的刻蚀工艺要求刻蚀选择比高，即刻蚀对阻挡介质膜速率要高，而对其它材料的刻蚀速率要低。因此要用选择比高的氮化膜或比较厚的氧化膜。但是，刻蚀都会给硅或者STI(浅沟槽隔离)氧化膜造成损伤而形成硅基板下陷(Silicon Recess)或浅槽隔离边缘漏电(STI Edge Leakage)。尽量减少这种损伤，优化工艺是CMOS半导体工艺集成中不可避免的一个问题。
发明内容
本发明要解决的技术问题是提供一种自对准硅化合金阻挡集成优化的方法，减小刻蚀中所产生的损伤，改善器件漏电。
为解决上述技术问题，本发明的一种自对准硅化合金阻挡集成优化的方法，包括如下步骤首先，生长两层半导体器件侧墙所需的介质膜，其中，第一层为USG，第二层为氮化膜；利用光刻技术将自对准硅化合金阻挡的图案印在所述介质膜上；其次，对硅片进行选择比高的干法刻蚀；接着，完成去胶，剥离工序；然后进行下一步工艺，直到自对准硅化合金工艺。
本发明从半导体工艺集成角度，在不影响器件性能和产品良品率的情况下，将器件侧墙的反刻与自对准硅化合金阻挡刻蚀整合在一起，同时氮化膜对二氧化硅的刻蚀选择比高。这样，与传统的分别刻蚀的方法相比，利用本发明的方法将两次刻蚀对硅基板和隔离区的影响减小为一次。另外，工序的次数也大大减少(减小了一次薄膜生长和一次干法刻蚀)，成本降低，生产效率提高。
下面结合附图与具体实施方式
对本发明作进一步详细的说明图1是现有的自对准硅化合金阻挡工艺流程示意图；图2是本发明自对准硅化合金阻挡集成优化的方法工艺流程示意图。
具体实施例方式
现有的自对准硅化合金阻挡工艺流程如图1所示。它包括如下步骤1、用低压炉(LP Furnace)生长半导体器件侧墙所需的介质膜。2、对硅片进行选择比高的干法刻蚀。3、进行下一步工艺，如源漏注入，直到自对准硅化合金工艺前。4、用低压炉或CVD(化学气相淀积)生长出自对准硅化合金阻挡所需的介质膜。5、利用光刻技术将自对准硅化合金阻挡的图案印在介质膜上。6、对硅片进行选择比较高的干法刻蚀。7、完成去胶，剥离工序。8、自对准硅化合金工艺。
本发明的自对准硅化合金阻挡集成优化的方法，利用半导体器件侧墙作为自对准硅化合金阻挡介质膜，在侧墙介质膜淀积与反刻(EtchBack)工艺之间添加自对准硅化合金阻挡的光刻工艺，利用反刻来同时完成侧墙的形成与自对准硅化合金阻挡图案的形成。如图2所示，其具体步骤如下1、用低压炉生长两层半导体器件侧墙所需的介质膜，第一层为USG(非掺杂硅玻璃)，第二层为氮化膜。第二层选用氮化硅的主要目的是，它对USG的刻蚀选择比高，刻蚀不会对硅基板(器件)和隔离区(如STI)造成很大的损伤。
2、利用光刻技术将自对准硅化合金阻挡的图案印在介质膜上。
3、对硅片进行选择比高的干法刻蚀。
4、完成去胶，剥离工序。
5、进行下一步工艺，如源漏注入，直到自对准硅化合金工艺。
下面结合本发明在一半导体射频工艺中的应用实施例，对本发明的方法进一步说明如下1、在器件侧墙用低压炉生长100的USG和1000的氮化硅。
2、在薄膜上进行清洗，涂胶，曝光和显影。光刻版为自对准硅化合金阻挡版。光刻机可选择DeepUV(深紫外线)或I-line(I线)。
3、再用干法刻蚀的EPD(终点检测)加上OE(追加刻蚀)来完成侧墙和阻挡图案的形成。同时，要形成自对准硅化合金区域的硅表面无残留且无下陷。
4、用灰化(Ashing)以及湿法剥离将光刻胶去除。
5、进行下一步工艺，如源漏注入，直到自对准硅化合金工艺。
本发明减小了自对准硅化合金阻挡刻蚀对硅片的损伤，器件漏电有所改善，同时又减少了工序步骤2到3步，从集成角度优化整合了工艺，降低了成本，提高了生产效率、产品性能。
权利要求
1.一种自对准硅化合金阻挡集成优化的方法，其特征在于包括如下步骤首先，生长两层半导体器件侧墙所需的介质膜，其中，第一层为USG，第二层为氮化膜；利用光刻技术将自对准硅化合金阻挡的图案印在所述介质膜上；其次，对硅片进行选择比高的干法刻蚀；接着，完成去胶，剥离工序；然后进行下一步工艺，直到自对准硅化合金工艺。
2.如权利要求1所述的自对准硅化合金阻挡集成优化的方法，其特征在于采用低压炉生长器件侧墙。
3.如权利要求1所述的自对准硅化合金阻挡集成优化的方法，其特征在于介质膜厚度为100+1000。
4.如权利要求1所述的自对准硅化合金阻挡集成优化的方法，其特征在于光刻版为自对准硅化合金阻挡版。
5.如权利要求1所述的自对准硅化合金阻挡集成优化的方法，其特征在于采用干法刻蚀的EPD加OE完成侧墙和阻挡图案的形成。
6.如权利要求1所述的自对准硅化合金阻挡集成优化的方法，其特征在于采用灰化以及湿法剥离将光刻胶去除。
全文摘要
本发明公开了一种自对准硅化合金阻挡集成优化的方法，首先，生长两层半导体器件侧墙所需的介质膜；利用光刻技术将自对准硅化合金阻挡的图案印在所述介质膜上；其次，对硅片进行选择比高的干法刻蚀；接着，完成去胶，剥离工序；然后进行下一步工艺，直到自对准硅化合金工艺。本发明可以减小刻蚀中所产生的损伤，改善器件漏电。适用于CMOS半导体工艺。
文档编号H01L21/3105GK1787184SQ200410089220
公开日2006年6月14日 申请日期2004年12月8日 优先权日2004年12月8日
发明者马巍, 陈华伦, 周贯宇, 虞军毅 申请人:上海华虹Nec电子有限公司