专利名称：与非型闪速存储装置及其制造方法
技术领域：
本发明涉及一种与非(NAND)型闪速存储装置，及制造此种装置的方法，及较具体地说，本发明涉及能改善字线或选择线的构图性能以及集成度的与非型闪速存储装置，以及制造此种装置的方法。
背景技术：
半导体存储装置包括一用于储存数据的单元及用于供应一外部电压至该单元以操作该单元的外围晶体管。
NAND型闪速存储装置是半导体存储装置的一种。与非型闪速存储装置的少数存储单元晶体管经由一串结构耦合。需要一选择晶体管以选择该串。
图1为传统与非型闪速存储装置的单元阵列的布局图。
参考图1，在一半导体衬底的预定区内形成相互平行的多个有源区。一种杂质注入到有源区101中。另外，漏极选择线DSL、字线WLa1至WLan和WLb1至WLbn、及源极选择线SSL在垂直于有源区101的方向上形成在半导体衬底上。同样，也形成栅极线。
与非型闪速存储装置包括两种选择晶体管。第一，用于供应电流至一单元晶体管的漏极选择晶体管，其工作作为总MOSFET的漏极。漏极选择晶体管的栅极相互电连接以形成栅极线。该栅极线变成漏极选择线DSL。第二，一源极选择晶体管工作作为总MOSFET的源极。源极选择晶体管的栅极相互电连接以形成栅极线。该栅极线变成源极选择线SSL。
即是，与非型闪速存储装置包括有源区101、漏极选择线DSL及源极选择线SSL。漏极选择晶体管在有源区101与漏极选择线DSL之间的交点中形成，及源极选择晶体管在有源区101与源极选择线SSL之间的交点中形成。闪速存储单元在有源区101与字线WLa1至WLan及WLb1至WLbn之间的交点中形成。
这里，字线WLa1至WLan及WLb1至WLbn形成堆叠栅极形状，但源极选择线SSL或漏极选择线DSL并未形成堆叠栅极形状。所以，源极选择线SSL或漏极选择线DSL的浮动栅极和控制栅极必须相互电连接。浮动栅极和控制栅极通过下列方式耦合形成源极选择线SSL及漏极选择线DSL，形成接点102于选择线的预定区中，以及填充导电材料于接点102中。这里，必须形成围绕接点102的宽栅极垫102a以获得接触区域。在这种情况下，由于选择线DSL或SSL的图案不规则，用于定义选择线DSL或SSL或字线WLa1至WLan及WLb1至WLbn的光致抗蚀剂图案崩溃，如图2A(103)所示，或选择线DSL或SSL被限定得很薄，如图2B(104)所示，因而增加电阻。
另外，集成度因栅极垫102a而未能改善，并且在选择栅极的构图工艺中受到限制。
发明内容
本发明公开一种与非型闪速存储装置及制造此种装置的方法，藉由形成规则图案的字线或源极及漏极选择线，藉由电连接选择线的浮动栅极及控制栅极，其能防止因不规则造成图案崩溃或被定义得很薄，方法包括在其上形成有用于浮动栅极的多晶硅层的半导体衬底的整个表面上形成一介电层和用于保护的多晶硅层，部份地移除即将成为源极及漏极选择线的所述多晶硅层上的介电层，及形成用于控制栅极的一多晶硅层及一硅化物层。
本发明的一个方案是提供一种与非型闪速存储装置，包括在一半导体衬底上形成的一隧穿氧化物图案；在该隧穿氧化物图案上形成的第一多晶硅图案，其中该第一多晶硅图案包括一用于浮动栅极的第一组及一用于部份选择线的第二组；在所述浮动栅极上形成的介电图案；及导电图案，其包括在所述介电图案上形成的第一导电图案及在该第二组的第一多晶硅图案上形成的第二导电图案；其中所述第一导电图案形成控制栅极及第二导电图案与该第二组的第一多晶硅图案一起形成选择线。
根据本发明的另一方案，一种制造与非型闪速存储装置的方法包括以下步骤提供一半导体衬底，在半导体衬底上，于元件隔离区内形成一元件隔离层，及在规则间距的元件隔离层之间的有源区上形成一隧穿氧化物层及一第一多晶硅层的堆叠结构；在包括该第一多晶硅层的所得结构上形成一介电层；移除推定源极选择线或漏极选择线形成区内的介电层；依序形成一第二多晶硅层、一硅化物层及硬掩模图案于包括该介电层的所得结构上；及藉由使用该硬掩模图案作为蚀刻阻挡层依序执行一蚀刻工艺及自对准蚀刻工艺而形成多个字线及多个选择线。
这里，在一用于保护的多晶硅层在介电层上形成后，保护性地移除该介电层。
部份地移除该介电层，致使该介电层可留在部份的推定源极选择线或漏极选择线形成区内。
藉由在该介电层留下的区内使用该介电层作为蚀刻阻挡层，及在该介电层移除的区内使用该隧穿氧化物层作为蚀刻阻挡层而执行该蚀刻工艺。
根据自对准蚀刻工艺之前的蚀刻工艺，在该隧穿氧化物层曝露的区内形成一光致抗蚀剂图案。
图1为传统与非型闪速存储装置的单元阵列的布局图；图2A及2B显示因选择线的不规则性造成的问题的剖面照片；图3显示一根据本发明优选实施例的与非型闪速存储装置的布局图；及图4A至4F显示沿图3切线A-A′的工艺的顺序步骤的剖面图。
附图标记说明
具体实施方式
根据本发明的一优选实施例，参考附图详细说明一种与非型闪速存储装置及制造此种存储装置的方法。附图及说明中相同的参考标记用来表示相同或相似的元件。
图3为一显示根据本发明优选实施例的与非型闪速存储装置的布局图，及图4A至4F为显示沿图3切线A-A′的工艺的顺序步骤的剖面图。
如图3及4A所示，提供一半导体衬底401，在该半导体衬底上，形成一元件隔离层(未显示)于一元件隔离区中；及一隧穿氧化物层402和一用于浮动栅极的第一多晶硅层403的堆叠结构形成在一包括单元区的有源区内。这里，该第一多晶硅层403和该隧穿氧化物层402被构图在与元件隔离区相同方向上的单元区内，并且留在元件隔离区之间的有源区上。另一方面，当该第一多晶硅层403根据自对准浅沟槽隔离(SA-STI)方法形成时，该第一多晶硅层403的边缘与该元件隔离层(未显示)重迭。
一介电层404形成在包括该第一多晶硅层403的所得结构上，并且一用来保护该介电层404的一第二多晶硅层405形成在该介电层404上。优选地，该第二多晶硅层405的厚度形成为对应于第一多晶硅层403之间间隔的一半，致使该第二多晶硅层405可稳定沉积在第一多晶硅层403之间。根据设计规则，该第二多晶硅层405可形成的厚度为300至500。这里，该介电层404可形成为一ONO结构介电层。
光致抗蚀剂图案406在该第二多晶硅层405上形成。形成该光致抗蚀剂图案406以定义后续工艺中将要形成的漏极选择线或源极选择线之间的区域。这里，光致抗蚀剂图案406定义大于目标宽度的漏极选择线或源极选择线之间的区域。例如，光致抗蚀剂图案406打开漏极选择线区或源极选择线区，致使介电层404不能留在漏极选择线或源极选择线上，或部份地打开漏极选择线或源极选择线之间的区域，致使介电层404可留下10至50nm。
如图3及4B所示，使用光致抗蚀剂图案406作为蚀刻掩模而依序蚀刻该第二多晶硅层405及该介电层404。优选地，该第二多晶硅层405或该介电层404根据干蚀刻方法使用等离子体蚀刻。另一方面，介电层404可根据湿蚀刻方法使用化学材料蚀刻。因此，移除推定源极选择线或漏极选择线形成区之间的介电层404，及在选择线上部份地移除。
在本实施例中，部份地移除介电层404以保留在部分该推定源极选择线或漏极选择线形成区内。不过，也可能移除该推定源极选择线或漏极选择线形成区内的整个介电层404。
当该第二多晶硅层405及该介电层404在单元区内被移除时，也能在外围电路区(未显示)内被移除。
参考图3及4C，移除光致抗蚀剂图案(图4B所示的406)。一用于控制栅极的第三多晶硅层407及一硅化物层408形成在包括该第二多晶硅层405的所得结构上。在移除了该介电层404的区域内，该第一多晶硅层403与该第三多晶硅层407相互电气和物理连接。这里，该第三多晶硅层407形成的厚度为500至1000，及使用钨形成硅化物层408。
此后，在硅化物层408上形成一硬掩模409用于定义字线及选择线图案。在传统技术中，选择线图案之间的间隔定义为大于字线图案之间的距离，以便形成接点，用于电连接用于浮动栅极的第一多晶硅层403至用于控制栅极的第三多晶硅层407。例如，在90nm闪速存储装置的情况下，字线图案之间的距离定义为95nm，及选择线图案之间的距离定义为220nm以便形成接点。然而，根据本发明，构图硬掩模409以使选择线图案之间的距离与字线图案之间的距离相等。
因为选择线图案之间的距离等于字线图案之间的距离，实现了图案的规则性。结果，在硬掩模409的构图工艺中，在硬掩模409上形成的光致抗蚀剂图案(未显示)未崩溃，并且不会很薄地定义选择线图案。
如图3及4D所示，藉由使用硬掩模409作为蚀刻掩模来执行蚀刻工艺。这里，蚀刻工艺如下进行设定在保留该介电层的区域内的介电层404作为蚀刻阻挡层，及设定在移除该介电层404的区域内的隧穿氧化物层402作为蚀刻阻挡层。在外围电路区(未显示)内，藉由使用一栅极氧化物层(未显示)作为蚀刻阻挡层来蚀刻该硅化物层及多晶硅层。
在下部各层在上述条件下被构图的情况下，硅化物层408、第三多晶硅层407及第一多晶硅层403在推定源极选择线或漏极选择线形成区之间被依序蚀刻，因而曝露隧穿氧化物层402。硅化物层408及第三多晶硅层407在推定字线形成区之间被蚀刻，因而曝露该介电层404。另一方面，在介电层404被部份移除的状态下，第三多晶硅层407在推定源极选择线或漏极选择线形成区中形成，及因而第一多晶硅层403和第三多晶硅层407被构图成电气及物理连接的状态。
如图3及4E所示，形成一光致抗蚀剂图案410以覆盖曝露于推定源极选择线或漏极选择线形成区之间的隧穿氧化物层402。当该隧穿氧化物层402在后续蚀刻工艺中被移除时，光致抗蚀剂图案410防止半导体衬底401上发生蚀刻损伤。
如图3及4F所示，曝露于单元区中的介电层404、及在介电层404下方形成的第一多晶硅层403根据自对准蚀刻方法被依序地蚀刻，以形成包括硅化物层408及第三多晶硅层407的控制栅极411，及包括第一多晶硅层403的浮动栅极403。移除光致抗蚀剂图案(图4E所示的410)。
因此，选择线DSL及SSL形成为距离多个字线WLa1至WLan及WLb1至WLbn规则间隔，在选择线DSL及SSL中控制栅极411和浮动栅极403相互耦合。
如前面所讨论的，根据本发明，与非型闪速存储装置及制造此种存储装置的方法可防止因不规则性造成图案崩溃或薄的定义，方法是通过形成规则图案的字线或选择线，通过电连接选择线的浮动栅极和控制栅极而无需使用接点，并也能通过省略栅极垫而改进集成度。
虽然本发明已结合本发明的具体实施例及其附图详细说明，但不受其限制。本领域内的技术人员会明白本发明可以有各种取代、修改及变化，而不背离本发明的精神及范围。
权利要求
1.一种与非型闪速存储装置，包括隧穿氧化物图案，形成于一半导体衬底上；第一多晶硅图案，形成于该隧穿氧化物图案上，其中所述第一多晶硅图案包括用于浮动栅极的一第一组及一用于选择线的部分的第二组；介电图案，形成于所述浮动栅极上；及导电图案，其包括在所述介电图案上形成的第一导电图案及在该第一多晶硅图案的该第二组上形成的第二导电图案，其中所述第一导电图案形成控制栅极及所述第二导电图案与该第一多晶硅图案的该第二组一起形成选择线。
2.如权利要求1的装置，进一步包括覆盖该第一多晶硅图案的该第二组的部份的另一介电图案。
3.如权利要求1的装置，其中所述第一导电图案包括在所述介电图案上形成的第二多晶硅图案；第三多晶硅图案，形成于所述第二多晶硅图案上；及第一硅化物图案，形成于所述第三多晶硅图案上。
4.如权利要求3的装置，其中所述第二导电图案包括第四多晶硅图案，形成于该第一多晶硅图案的该第二组上；及第二硅化物图案，形成于所述第四多晶硅图案上。
5.一种制造与非型闪速存储装置的方法，其包括以下步骤提供一半导体衬底，在该半导体衬底上的一元件隔离区内形成一元件隔离膜，并且于规则间隔的所述元件隔离膜之间的有源区上形成一隧穿氧化物膜和一第一多晶硅层的堆叠结构；在包括该第一多晶硅层的所得结构上形成一介电膜；移除在推定源极选择线或漏极选择线形成区内的该介电膜；依序地形成一第二多晶硅层、一硅化物层及硬掩模图案于包括该介电膜的所得结构上；及藉由使用所述硬掩模图案作为一蚀刻阻挡膜依序地执行一蚀刻工艺及一自对准蚀刻工艺，形成多个字线及多个选择线。
6.如权利要求5的方法，其中在一用于保护的多晶硅层在该介电膜上形成后，该介电膜被保护性地移除。
7.如权利要求5的方法，其中部份地移除该介电膜致使该介电膜可留在部份的所述推定源极选择线或漏极选择线形成区内。
8.如权利要求5的方法，其中在该蚀刻工艺中，在保留该介电膜的区内使用该介电膜作为该蚀刻阻挡膜，及在移除该介电膜的区内使用该隧穿氧化物膜作为该蚀刻阻挡膜。
9.如权利要求5的方法，其中根据在自对准蚀刻工艺之前的蚀刻工艺，在曝露该隧穿氧化物膜的区内形成一光致抗蚀剂图案。
全文摘要
本发明公开一种与非(NAND)型闪速存储装置及制造此种装置的方法，通过形成规则图案的字线或源极和漏极选择线，通过电连接所述选择线的浮动栅极和控制栅极，其能防止因不规则造成的图案崩溃或较薄定义，方法包括在其上形成有用于浮动栅极的多晶硅层的半导体衬底的整个表面上形成介电层和用于保护的多晶硅层，部分地移除将成为源极及漏极选择线的多晶硅层上的介电层，以及形成一用于控制栅极的多晶硅层和一硅化物层。
文档编号H01L21/8247GK1691335SQ20041006413
公开日2005年11月2日 申请日期2004年8月19日 优先权日2004年4月19日
发明者李秉起 申请人:海力士半导体有限公司