专利名称：存储节点触点形成方法和用于半导体存储器中的结构的利记博彩app
技术领域：
本公开涉及半导体存储单元的制造，更为具体地，涉及诸如动态随机存取存储器(DRAM)等的半导体存储器中存储节点的电连接用存储节点触点的形成方法。
背景技术：
DRAM的存储单元通常由一个存取晶体管和一个存储电容器构成。根据其在半导体基板上的形成位置，该电容器可分为层压型或沟道型。
采用层压型电容器的半导体制造商已经研究出了生产在有限区域内具有更高容量的电容器的方法，来满足半导体用户的不同需求。本项研究是由产生紧缩关键尺寸(CD)的存储单元的高集成密度驱动的，从而降低了容量。然而，为了在调节值范围内保证更新工作周期，就需要在有限区域内增加容量。
随着半导体存储器集成度的逐渐增加，通常由作为下电极节点的存储节点和作为上电极的平面节点组成的电容器的图案尺寸在逐渐减小。从而，存储节点的最低关键尺寸(CD)就变得很小以致不能在制造过程中保持原来的图案，换句话说，由于倾斜现象(leaning phenomenon)使存储节点破裂。
为了防止倾斜现象，传统方法包括在直线结构中形成的下层结构上形成直线型存储节点来增加存储节点的最低CD或者降低存储节点的高度。然而，利用前者难以在首先确定了设计规则时增加最低CD，而利用后者难以获得所需的容量。
作为在有限区域内提供更大的最低CD并且减少倾斜现象的发生的先进方法，近来对上述第一种方法进行了改进。在存储节点形成过程中，在与已有直线结构相比偏移一个角度的对角方向形成活性区、栅极、位线触点、存储节点触点或内埋触点以及位线图案。从而，形成正方型存储节点。与现有直线型的存储节点相比，这种改进的方法增加了存储节点的最低CD，并且在此领域中称为对角结构。然而，虽然对角结构可以增加存储节点的CD来保证稳定性，但是存在包含于形成与存储节点适当连接的存储节点触点中的严重复杂性。
为了用对角结构解决该问题，提出了形成融合直线结构和对角结构优点的正方型存储电极的另一种方法。在此方法中，由已有直线结构形成活性区、栅极、位线、存储节点触点等。然后，在其整个结构上形成缓冲层，并且在缓冲层上形成垫式触点，以使正方型存储节点和在直线结构中形成的存储节点触点相连。在制造正方型存储节点中，已知正方型存储节点的最低CD约为基于直线结构的直线型存储节点的两倍。
下面将参照图1至6对现有技术中正方型存储节点的电连接用触点形成方法进行说明，以仅提供对随后将要说明的本发明的完全理解。
图1是显示在根据传统技术的半导体存储器中，正方型电容器的存储节点和与该存储节点连接的触点之间的布置关系的俯视图。图2至6是显示制造与参照图1的存储节点连接用触点的顺序流程的剖视图。
首先参照图1，在第一方向上形成作为多个存取晶体管的栅极六条字线堆栈8，并且在垂直于第一方向的方向上形成与存取晶体管的漏极相连的四条位线堆栈20。电容器的正方型存储节点32沿对角方向延伸至位线堆栈20和字线堆栈8，来形成近长方形(oblong)结构。因此，如由交叉线区域所示，存储节点触点22与存储节点接触垫12重叠。由前述直线结构形成存储节点触点22和存储节点接触垫12，以及其下部结构。此外，通过缓冲层形成的垫式触点26与形成存储节点触点22的区域部分重叠。同时，序号15表示用于连接一条位线与漏极位线触点，序号14表示位线接触垫。图2至6是沿图1中所示的直线A-A’和B-B’的剖视图。
在图2至6左侧，沿图1的A-A’剖切线的剖视图，即沿与存取晶体管的栅极相连的字线方向，每个均由顺序流程来显示。在图2至6右侧，沿图1的B-B’剖切线的剖视图，即沿与存取晶体管的漏极相连的字线方向，由顺序流程来显示。
图2显示了在基于位线上电容器(COB)(capacitor over bit line)结构的DRAM中形成存储节点触点前的结构。在半导体基板2的预定区域上形成器件分隔层4来界定许多活性区(或称有源区)。在活性区上形成栅极氧化层8a。在其上形成许多横穿活性区的平行字线堆栈8。字线堆栈8包含依次层积的字线8b和覆盖层8c。利用字线堆栈8和器件分隔层4作离子注入掩膜向活性区注入杂质离子，以形成杂质区6s、6d。在一对横穿各自活性区的字线堆栈8之间的活性杂质区6d与DRAM单元晶体管的公共漏极区相关。此外在每个公共漏极区6d两侧形成的杂质区6s与DRAM单元晶体管的源极区相关。在栅极氧化层8a和字线堆栈8的侧壁上形成字线间隔8d。在包含字线间隔8d的半导体基板的一个表面上形成第一绝缘层10。部分蚀刻第一绝缘层10来形成与公共漏极区6d相连的位线接触垫14和与源极区6s相连的存储节点接触垫12。然后，在包含位线接触垫14和存储节点接触垫13半导体基板一个表面上形成第二绝缘层16。图案化第二绝缘层16以形成位线触点15。然后，形成许多位线堆栈20，该位线堆栈20与位线触点15相连并且在其侧壁上具有一个间隔20d。位线堆栈20是横穿字线堆栈8形成的。位线堆栈20包括依次层积的位线20b和位线覆盖层20c。每个位线20b通过位线触点15与位线接触垫14电连接。位线间隔20d形成于位线20b和覆盖层20c的侧壁上。第三绝缘层18是按等于位线覆盖层20c的上部的高度，在包含位线堆栈20和位线间隔20d的半导体基板2的整个一个表面上形成的。
如图3中所示，通过通常的方法连续图案化第三绝缘层18和第二绝缘侧16来形成存储节点触点22，以使得与存储节点接触垫12相连。从而，活性区6s、6d，位线接触垫14，存储节点接触垫13，位线堆栈20，字线堆栈8和存储节点接触垫12等组成直线下层结构。
如图4中所示，在具有已形成了的存储节点触点24的半导体基板2上形成缓冲层24。用PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)材料来形成缓冲层24。
参照图5，在具有缓冲层24的半导体基板2上形成用于与节点触点22连接的正方型存储节点和垫式触点26。经由通过光刻流程在缓冲层24上形成开孔；用导电材料沉积该开孔；然后使其平整的流程来形成垫式触点26。
参照图6，在具有垫式触点26的半导体基板2上依次形成蚀刻截止层28和模制氧化层(molding oxide layer)30，随后，在模制氧化层30上形成蚀刻掩模图案。形成一个开口部分以部分暴露通过蚀刻流程与存储节点相连的垫式触点26的上部。在包括开口部分的半导体基板的整个一个表面上进行CVD(化学气相沉积)流程，从而用多晶硅制成导电层。通过平整流程等将保留在模制氧化层上的导电层去除，从而形成正方型的存储节点32。每个正方型存储节点32a至32e显示图1中所示的正方型存储节点的截面。
在上述传统流程中，为了在基于直线下层结构的半导体基板上形成正方型存储节点，在形成存储节点触点后形成用缓冲层的触点。从而，存储节点触点和用缓冲层的触点，即两个触点，形成于存储节点接触垫和从其上部相连的存储节点之间。换句话说，需要用于形成用缓冲层连接正方型存储节点和直线结构存储节点触点的垫式触点的附加流程。
此外，触点形成流程应该伴随着临界光刻流程，从而流程范围就很紧并且整个制造过程就相对复杂和困难。
本发明的实施例针对传统技术的这些和其他缺点。
发明内容
本发明的实施例提供了一种存储节点触点形成方法和所得到的结构，其减少了形成半导体存储器件所需的流程数量。本发明的实施例提供了一种半导体存储器中的存储节点触点形成方法以及所得到的结构，其中所得到的结构可以在形成存储节点的过程中防止存储节点破裂。本发明的其他实施例提供了一种在形成正方型存储节点中形成存储节点触点的方法，该方法可以提高流程的稳定性并且降低半导体存储器的制造成本。本发明的实施例也可以为存储节点触点提供一种用存储节点来增加接触面积的结构。
参照附图，本发明示例性实施例的上述和其他特征将变得更加明显。
图1是显示根据传统技术存储节点和与存储节点相连的触点之间的布置关系的俯视图。
图2至5是显示根据传统技术在形成与存储节点相连的触点中顺序流程的剖视图。
图6是显示与通过图2至5的流程形成的触点接触的正方型存储节点的剖视图。
图7是显示根据本发明的一个示例性实施例在存储节点和存储节点触点之间布置关系的俯视图。
图8和图10至15是显示根据本发明的一个示意性实施例的存储节点触点的顺序制造流程的剖视图。
图9是显示根据本发明的一个示意性实施例形成直线型掩模图案来形成存储节点触点的布局图。
图16是显示与图15的存储节点触点接触的正方型存储节点的剖视图。
图17至21是显示根据本发明的示意性实施例的形成存储节点触点中顺序流程的剖视图。
具体实施例方式
根据本发明的示例性实施例，下面将参照图7至21对存储节点触点形成方法和所得结构进行说明。
本领域技术人员应该理解本发明可以用许多方式来实行而不局限于下述实施例。下面各种实施例自然是示例性的。
图7是显示根据本发明的一个示例性实施例在正方型存储节点和存储节点触点之间布置关系的放大俯视图，而图9是显示直线型掩模图案的放大俯视图。图8和图10至15是显示根据本发明的一个示意性实施例在形成存储节点触点中顺序流程的剖视图。图17至21是显示在图10的流程后执行的顺序流程的剖视图。图16是在形成存储节点触点后进行的一个流程中形成存储节点的剖视图。
首先参照图7，字线堆栈108是垂直显示的并且作为许多存取晶体管的栅极而形成的。此外，四条位线堆栈120是水平显示的并且与存取晶体管的漏极相连。电容器的正方型存储节点132在与位线堆栈120和字线堆栈108呈对角的方向形成近长方形(ablong)结构。因此，存储节点触点122与存储节点触点112部分重叠，在栅极长度方向上延伸至很长。正方型存储节点132的下部与存储节点触点122的上部接触。按照直线结构形成字线堆栈108的下层结构、位线堆栈120以及存储节点接触垫112等。位线触点115用于连接位线和位线接触垫114。
图7显示根据本发明的一个示例性实施例俯视图，并且在根据本发明的另一个实施例的其他俯视图中，只改变了图7中所示的用来表示存储节点触点的序号，而其他的保持不变。
图8和图10至16是显示沿图7中直线C-C’和D-D’剖开的本发明的一个示意性实施例的三维结构的剖视图。图17至21显示本发明的另一示例性实施例。
图8和图10的左边是显示沿图7的C-C’方向或者在字线方向上的顺序流程的剖视图。图8和图10至21的右边是显示沿图7的D-D’方向或者在位线方向上顺序流程的剖视图。
图8显示了在位线上电容器(COB)结构的DRAM中形成存储节点触点前的结构。在半导体极板102的预定区域上形成器件分隔层104以界定许多活性区。在活性区上形成栅极氧化层108a。其上依次形成导电层108b和字线覆盖层108c。导电层108b由多晶硅层或多晶硅化金属层形成。字线覆盖层108c优选为由氮化硅层制成。连续图案化字线覆盖层108c和导电层108b来形成多个横穿活性区的平行字线堆栈108。字线堆栈包含依次层积的导电层108b和字线覆盖层108c。通过用字线堆栈108和器件分隔层104作离子注入掩模向活性区注入杂质离子，从而形成杂质区106s、106d。在横穿每个活性区的一对字线堆栈108之间的活性杂质区106d与DRAM单元晶体管的公共漏极区相关。
此外，在公共漏极区106d的两侧形成的杂质区106s与DRAM单元晶体管的源极区相关。通过传统方法在栅极氧化层108a和字线堆栈108的侧壁上形成字线间隔108d。字线间隔108d优选为由与字线覆盖层108c相同的材料层制成。在具有字线间隔108d的半导体极板102的一个表面上形成第一绝缘层110。部分蚀刻第一绝缘层110来形成与公共漏极区106d相连的位线衬垫114和与源极区106s相连的存储节点接触垫112。然后在包含位线衬垫114和存储节点接触垫112的半导体基板的一个表面上形成第二绝缘层116。图案化第二绝缘层116来形成位线触点115(参见图7)。形成与位线触点115相连的许多位线堆栈120。位线堆栈120是横穿字线堆栈108形成的。位线堆栈120是由依次层积的位线120b和位线覆盖层120c形成的。优选地，位线120b可以由诸如钨层或者多晶硅化钨层的导电层形成，并且位线覆盖层120c由氮化硅层形成。位线120b通过位线触点115(参见图7)与位线衬垫114电连接。可以增加在位线堆栈120的侧壁上形成位线间隔(未显示)的流程。位线间隔是由与位线覆盖层120c相同的材料形成的。
如图8中所示，在形成了位线堆栈的半导体基板102上，平整层间绝缘层的上部以与位线覆盖层120c的上部高度一致。
层间绝缘层118可以通过在半导体基板102沉积绝缘材料然后对其进行平整流程来形成，并且优选为用与位线覆盖层120c相比具有高蚀刻选择比的材料形成。此外，层间绝缘层118由氧化硅层形成。层间绝缘层可以由单种材料层或多种材料层形成。
参照图9，在具有层间绝缘层118的半导体基板102上形成线型掩模图案123。
线型掩模图案123形成于垂直位线堆栈120的方向上，并且不包含图7的线C-C’。从而，在图10中掩模图案120没有显示在字线方向(左侧)上的剖视图中，而显示在位线方向(右侧)上的剖视图中。
掩模图案123优选为通过选择性使用多晶硅层、氮化硅层、用作光刻胶的材料或者任意与层间绝缘层118的层材料相比具有低的蚀刻选择比的材料中的任意一种来形成。掩模图案123也可以形成为100至5000的厚度。
参照图10，利用掩模图案123，各向同性地蚀刻层间绝缘层118以形成开口部分122c。
如图10所示，掩模图案123没有显示在该图右侧(位线方向)，但是掩模图案123显示在该图左侧(字线方向)。由于位线覆盖层120c与层间绝缘层118相比具有低的蚀刻选择比，所以即使没有掩模图案123，也只选择性地蚀刻层间绝缘层118以形成开口部分112c。
开口部分122c是通过诸如湿法蚀刻、干法蚀刻和用等离子蚀刻的传统蚀刻方法中的任意一种方法在栅极纵向上延伸而形成的。
开口部分122c可以通过利用掩模图案123在100至8000范围内各向异性地蚀刻层间绝缘层118，然后通过在10至1000范围内各向同性地蚀刻其蚀刻部分来形成。
如图11所示，间隔材料层121a优选为用与层间绝缘层118的层材料相比具有低蚀刻选择比的材料形成。例如，间隔材料层121a可以由从氮化硅层、氮氧化硅层和多晶硅层中选择出来的一层来形成。间隔材料层121a的厚度优选为在10至800范围内形成。
参照图12，间隔121是在掩模图案的侧壁上形成的，也在除与存储节点接触垫112重叠区域之外的开口部分122c的内部形成的。
间隔121是通过在形成了开口部分122c和掩模图案123的半导体基板102的一个表面上形成间隔材料层121a，然后进行各向异性蚀刻来形成的，其中仅有在开口部分122c的下部与存储接触垫112重叠的间隔材料层121a通过各向异性蚀刻由使用掩模图案123去除。从而，在形成间隔121的过程中，也形成了位线间隔。
参照图13，存储节点接触孔122d形成为具有T形并且从开口部分122c的上部与存储节点接触垫112相连。
存储节点接触孔122d是通过各向异性地蚀刻没有间隔121的部分直至暴露存储节点接触垫112而形成的。
参照图14，用作存储节点触点122的导电材料层122a是在具有存储节点接触孔122d的半导体基板102的一个表面上形成的。
优选为用多晶硅材料来形成导电材料层，但是也可以用其他导电材料。
参照图15，存储节点触点122是在具有导电层料层122a的半导体基板102上进行平整流程后形成的。存储节点触点122形成为与存储节点接触垫112的上部接触，并且其上部区域在单元晶体管的长度方向上延伸以形成大于其下部区域尺寸的结构。
存储节点触点122是由通过用字线覆盖层120c作平整截止层来执行平整流程而形成的，并且也去除了掩模图案123。主要通过化学和机械抛光(CMP)流程或者通过回蚀(etch back)流程来执行平整流程。
随后，根据本发明的另一示例性实施例将对存储节点触点的形成方法和结构进行说明。在另一实施例中存储节点触点的形成过程中，直至并包括形成开口部分(图10的122c)的流程与为上面示例性实施例提供的说明相同，从而将省略重复说明。将参照图17至21对在形成开口部分(图10的122c)后的后续流程进行说明。
参照图17，在形成开口部分(图10的122c)后，对与存储节点接触垫112接触的、作为开口部件122c的下部的部分进行各向异性蚀刻，以通过用掩模图案123作蚀刻掩模来暴露存储节点接触垫112。形成从开口部分122c的上部连接到存储节点接触垫112的T形存储节点接触孔222d。这种各向异性蚀刻是通过干法蚀刻或者用等离子蚀刻方法等来进行的。
参照图18，间隔材料层221a是在具有所形成的存储节点接触孔222d内部的半导体基板一个表面上形成的。间隔材料层221a是用与层间绝缘层118的层材料相比具有低蚀刻选择比的材料形成。从而，间隔材料层221a可以由从氮化硅层、氮氧化硅层和多晶硅层中选择出来的任意一种材料来形成。间隔材料层221a厚度可以在10至800范围内形成。
参照图19，通过去除利用掩模图案123作为掩模在掩模图案123和被暴露的存储节点触点的上部形成的间隔材料层221a，在存储节点接触孔222d的侧壁上形成间隔221。间隔材料层211a的去除流程可以通过诸如干法蚀刻等的各向异性蚀刻流程来进行。整体效果为位线间隔与间隔221同时形成。
图20中，存储节点触点导电材料层222a是在具有存储节点接触孔222d的半导体基板102的一个表面上形成的。导电材料层222a可以最好由多晶硅形成，或者由其他导电材料形成。
图21中，存储节点触点222是通过诸如CMP流程或者回蚀流程的平整流程在具有导电材料层222a的半导体基板102上形成的。平整流程是通过将位线覆盖层作为平整截止层来进行的，并且在此平整流程中同时去除掩模图案123。
通过上述流程，与正方型存储节点电连接的T形存储节点触点222是根据本发明的另一示例性实施例形成的。存储节点触点222形成为与存储节点接触垫112的上部接触，并且其上部区域在单元晶体管的长度方向上延伸以形成大于其下部区域尺寸的结构。
在随后的流程中，与存储节点触点的上部电连接的正方型存储节点(图15的122，图21的222)可以通过本发明的该示例性实施例来形成。
图16是显示根据本发明示例性实施例在通过后续流程形成的存储节点触点上形成的存储节点的剖视图。图16中，虽然存储节点由本发明的一个示例性实施例在存储节点触点(图15的122)上部形成，但是存储节点也可以由本发明的另一示例性实施例在存储节点触点(图21的222)上部形成。
参照图16，在后续流程中，存储节点132是按以下方式在具有存储节点触点122的半导体基板102上形成的，这种方式为通过缓冲层124形成的正方型存储节点132的下部、蚀刻截止层128和模制氧化层130与存储节点触点122的上部部分接触。
因此，与传统方法相比，缓冲层124用于充分减少以下现象在缓冲层124下形成的位线堆栈120和存储节点触点122等受蚀刻模制氧化层130的一部分的流程和去除蚀刻截止层128的一部分的流程的影响。从而可以形成缓冲层124或者不形成缓冲层124。
正方型存储节点132是通过以下顺序流程而形成的在具有存储节点触点(图15的122，图21的222)的半导体基板102上形成蚀刻截止层128和模制氧化层130，蚀刻模制氧化层130的一部分以与存储节点触点122部分重叠并且暴露蚀刻截止层128，从而去除被暴露的蚀刻截止层128并暴露存储节点触点122的一部分，然后形成在其上将要形成存储节点132的一部分。随后，正方型存储节点132是通过用导电层来填充存储节点形成部分并随后对其进行平整来形成的。方型存储节点132a至132e表示图7中所示的方型存储节点的截面。
存储节点触点可以广泛地应用于在DRAM单元中使用的半导体存储器件中存储节点布局。与存储节点触点相连的正方型存储节点也可以形成箱型、圆筒型、如立方堆栈结构的半球(HSM)型或其他若干种形式。
如上所述，为与正方型存储节点相连而形成的存储节点触点提供了至少下列不同于传统技术中触点形成方法和结构的优点。
例如，在传统技术中，在形成直线结构的存储节点触点后，需要为与正方型存储节点相连而通过在存储节点触点上使用缓冲层来形成一个触点的流程。从而，传统技术需要精密的光刻流程。同时，根据本发明的实施例，形成在栅极长度方向上延伸的T形存储节点触点并直接与存储节点相连，从而就不须通过利用缓冲层来形成垫式触点。也就是说，不需要精密的光刻流程，而该流程在传统技术中利用缓冲层形成触点中是必不可少的。此外，在平整流程中去除掩模图案以形成存储节点触点，从而省去了掩模图案去除流程。因此，根据本发明的实施例就减少了所需流程的数量。
同样，正方型存储节点的下表面与存储节点触点的上部相接触，这就增加了存储节点的最低关键尺寸。因此，就充分减少了倾斜现象。
此外，存储节点的下部具有与T形存储节点触点的上部充分的接触范围。因此，提高了流程的稳定性，降低了半导体存储器的制造成本并且增加了电连接接触区域。
实践本发明的方式有很多种。下列是对本发明的一些实施例的示例性、非限制性说明。
根据本发明的一些实施例，形成存储节点触点的方法包括准备包括至少一个通过绝缘层与存储单元晶体管的活性区接触的接触垫的半导体基板。为了用后面流程中形成的存储节点与接触垫进行电连接，该方法还包括形成T形存储节点触点，该存储节点触点由与接触垫的上部接触的下部区域和沿存储单元晶体管的栅极长度方向延伸并且形成尺寸大于下部区域的上部区域组成。
根据本发明的一些实施例，形成T形存储节点触点的方法包括在半导体基板上形成上部高度与位线覆盖层上部高度相同并且其上部被平整过的层间绝缘层，然后垂直于位线在覆盖层和层间绝缘层的上部形成直线型掩模图案，其中半导体基板至少包含一个通过绝缘层与存储单元晶体管的活性区接触的接触垫并且具有带覆盖层的位线布局。这种方法包括通过利用掩模图案选择性地且各向同性地蚀刻与存储节点接触垫重叠的层间绝缘层的一部分，来在存储单元晶体管的栅极方向上形成被延伸至确定部分的开口部分。这种方法包括在除与存储节点接触垫重叠的部分之外、掩模的侧壁上且在开口部分内形成间隔，然后通过利用间隔和掩模图案来部分蚀刻没有形成间隔的开口部分下部，从而形成从开口部分的上部连到存储节点接触垫的上部的存储节点接触孔。这种方法也包括用导电材料填充存储节点接触孔以形成存储节点触点。
根据本发明的一些实施例，形成T型存储节点触点的方法包括在半导体基板上形成上部高度与位线覆盖层上部高度相同并且其上部被平整过的层间绝缘层，然后垂直于位线在覆盖层和层间绝缘层的上部形成直线型掩模图案。这种方法包括，通过利用掩模图案按确定深度选择性地且各向同性地蚀刻与存储节点接触垫重叠的层间绝缘层的一部分，以在存储单元晶体管的栅极方向上形成被延伸至确定部分的开口部分。这种方法包括通过用掩模图案作蚀刻图案各向异性地蚀刻与存储节点接触垫重叠的开口部分的下部，以暴露存储节点接触垫，并从而形成从开口部分上部连到存储节点触点上部的存储节点接触孔。这种方法也包括在除存储节点触点的暴露部分之外、掩模图案的侧壁上且在存储节点接触孔内形成间隔，并用导电材料填充具有间隔布局的存储节点接触孔，以形成存储节点触点。
根据本发明的一些实施例，位线间隔可以在形成存储节点触点之前形成。这些实施例还可以包括在各向同性地蚀刻层间绝缘层的一部分前，按确定的深度各向异性地蚀刻与存储节点触点重叠的层间绝缘层的一部分。
根据本发明的一些实施例，在存储节点触点的结构中，其中的存储节点触点在具有至少一个通过绝缘层与存储单元晶体管的活性区接触的接触垫的半导体基板上，与构成数据存储电容器的存储节点的下部接触并且与接触垫的上部接触，以电连接存储节点与接触垫该结构包括与接触垫的上部接触并且基于确定厚度的导电下部区域；以及导电上部区域，该区域在存储单元晶体管的栅极长度方向上延伸以具有大于导电下部区域的尺寸并且具有通过从接触形成距离中减去导电下部区域厚度而得到的厚度，从而形成整体T形结构，其中接触形成距离是从存储节点的下部到接触垫的上部的距离。
由上述实施例形成的存储节点触点可以用作连接在半导体基板上形成的正方型存储节点和活性区的触点。
通过利用本发明的实施例，省去了通过缓冲层形成板式触点的传统流程，改善了工艺流程裕度，并减少了整个制造流程的数量。
对于本领域技术人员很明显在不偏离本发明的精神或范围内对上述实施例可以进行改进和变形。例如，可以改变存储节点接触垫和存储节点的形状或者层材料的组成。同样，可以省去或者增加等同的制造流程。从而，本发明的实施例涵盖本发明的任意此类改进和变形，只要它们落入所附权利要求及其同等结构的范围之内。
权利要求
1.一种形成存储节点触点的方法，包括准备一半导体基板，其包括至少一个通过绝缘层与存储单元晶体管的有源区接触的存储节点接触垫；以及形成一T形存储节点触点，所述存储节点触点包括与该存储节点接触垫的上部接触的下部区域，和在存储单元晶体管的栅极长度方向上延伸并且大于该下部区域的上部区域，该存储节点触点配置为将该存储节点接触垫与一存储节点电连接。
2.如权利要求1所述的方法，还包括形成一位线覆盖层，并且一位线位于半导体基板的上部。
3.如权利要求2所述的方法，其中形成存储节点触点包括在半导体基板上形成具有与该位线覆盖层的上部高度基本相同的上部高度并且具有平整过的上部的一层间绝缘层，然后垂直于该位线在该位线覆盖层和该层间绝缘层的上部形成一线型掩模图案；利用该线型掩模图案，选择性地并且各向同性地蚀刻与该存储节点接触垫重叠的该层间绝缘层的部分以形成在存储单元晶体管的栅极方向上延伸的一开口部分；在除与该存储节点接触垫重叠的部分之外，在该线型掩模图案的侧壁且该开口部分内形成一间隔，然后利用该间隔和该线型掩模图案来蚀刻没有间隔结构的开口部分的下部，从而形成从该开口部分上部连到该存储节点接触垫上部的存储节点接触孔；以及用导电材料填充该存储节点接触孔以形成该存储节点触点。
4.如权利要求3所述的方法，其中形成存储节点触点包括形成存储节点触点的上部以与一方型存储节点电接触。
5.如权利要求3所述的方法，其中形成线型掩模图案包括除与存储节点接触垫重叠的部分在字线方向上两两相连之处的部分之外，在半导体基板的整个表面上形成线型掩模图案。
6.如权利要求2所述的方法，其中形成存储节点触点包括在半导体基板上形成具有与位线覆盖层的上部高度基本相同的上部高度并且具有平整过的上部的层间绝缘层，然后垂直于位线在位线覆盖层和层间绝缘层的上部形成线型掩模图案；用线型掩模图案作为蚀刻掩模，按确定的深度，选择性地并且各向同性地蚀刻与存储节点接触垫重叠的层间绝缘层的部分以形成在存储单元晶体管的栅极方向上延伸的开口部分；利用线型掩模图案作为蚀刻掩模，各向异性地蚀刻与存储节点接触垫重叠的开口部分的下部以暴露存储节点接触垫，并从而形成从开口部分的上部连到存储节点触点的上部的一存储节点接触孔；在除存储节点触点的暴露部分之外，在掩模图案的侧壁且存储节点接触孔内形成一间隔；以及用导电材料填充存储节点接触孔以形成存储节点触点。
7.如权利要求6所述的方法，其中形成存储节点触点还包括形成与一方型存储节点电接触的存储节点触点的上部。
8.如权利要求6所述的方法，其中线型掩模图案的形成包括除与存储节点接触垫重叠线型掩模图案的部分在字线方向上两两相连之处的半导体基板的部分之外，在半导体基板的表面上形成线型掩模图案。
9.如权利要求8所述的方法，还包括在形成层间绝缘层之前在位线堆栈的侧壁上形成位线间隔。
10.如权利要求9所述的方法，其中形成位线间隔包括用与位线覆盖层相同的材料形成位线间隔。
11.如权利要求8所述的方法，其中形成层间绝缘层包括用与掩模图案和位线覆盖层相比具有更高蚀刻选择比的层材料形成层间绝缘层。
12.如权利要求11所述的方法，其中形成层间绝缘层还包括用氧化硅材料形成层间绝缘层。
13.如权利要求12所述的方法，其中形成线型掩模图案包括用从包含多晶硅和氮化硅的一组材料中选择出的材料来形成线型掩模图案。
14.如权利要求13所述的方法，其中形成线型掩模图案还包括形成厚度约为100至5000的线型掩模图案。
15.如权利要求14所述的方法，还包括，在各向同性地蚀刻层间绝缘层的部分前，利用线型掩模图案，将与存储节点触点重叠的层间绝缘层的部分各向异性地蚀刻到确定深度。
16.如权利要求15所述的方法，其中各向异性地将层间绝缘层的部分蚀刻到确定深度包括蚀刻到约为100至8000的深度。
17.如权利要求16所述的方法，其中各向同性地将层间绝缘层的部分蚀刻到确定深度包括在约10至1000的范围内蚀刻。
18.如权利要求14所述的方法，其中各向同性蚀刻包括用从湿法蚀刻、干法蚀刻和等离子蚀刻的一组中选择出的一种流程来进行蚀刻。
19.如权利要求18所述的方法，其中形成间隔还包括在包含掩模图案的半导体基板的整个一个表面上形成间隔材料层，然后用掩模图案作为掩模来各向异性蚀刻间隔材料层。
20.如权利要求19所述的方法，其中形成间隔材料层包括形成与层间绝缘层相比具有更低蚀刻选择比的层材料。
21.如权利要求20所述的方法，其中材料层的形成包括形成从包含氮化硅层、氮氧化硅层和多晶硅层的一组中选择出来的一层。
22.如权利要求21所述的方法，其中形成间隔还包括形成厚度在10至800范围内的间隔。
23.如权利要求22所述的方法，其中形成存储节点触点还包括形成多晶硅材料的存储节点触点。
24.如权利要求23所述的方法，其中形成存储节点触点还包括在半导体基板的表面上形成导电材料层以填充存储节点接触孔；以及执行平整流程以暴露位线覆盖层。
25.如权利要求24所述的方法，其中平整流程的执行包括执行从包含化学机械抛光和回蚀流程的一组中选择出来的一个流程。
26.如权利要求24所述的方法，其中平整流程的执行还包括同步去除掩模图案。
27.一种存储节点触点结构，包括与一存储节点接触垫接触并且具有第一厚度的一导电下部区域；以及与一存储节点的下部接触的一导电上部区域，该导电上部区域在存储单元晶体管的栅极长度方向上与该导电下部区域相比有更大程度的延伸，并且具有第二厚度，第二厚度和第一厚度基本等于该存储节点的下部和该存储节点接触垫的上部之间的距离。
28.如权利要求27所述的结构，其中具有存储节点接触垫的半导体基板具有直线结构。
29.如权利要求27所述的结构，其中存储节点包括方型存储节点。
30.一种存储节点触点结构，包括具有第一厚度和第一宽度的一导电下部区域；具有第二厚度和第二宽度的一导电上部区域，第二宽度大于第一宽度。
31.如权利要求30所述的结构，其中该导电下部区域与一存储节点接触垫的上部接触，其中该导电上部区域与一存储节点的下部接触。
32.如权利要求31所述的结构，其中该存储节点接触垫的上部和该存储节点下部之间的距离基本等于第一厚度加上第二厚度，其中第一宽度和第二宽度在存储单元晶体管的栅极长度方向上延伸。
33.如权利要求32所述的结构，其中存储节点包括方型存储节点。
全文摘要
本发明公开了一种存储节点触点形成方法和用于半导体存储器中的结构。该存储节点触点形成方法和结构减少了传统技术所需的流程的数量并且提高了存储节点的关键尺寸以防止倾斜现象并降低半导体存储器件的制造成本。该方法包括一块包含至少一个通过绝缘层与存储单元晶体管的活性区接触的接触垫的半导体基板。为了电连接接触垫和将要在后面流程中形成的存储节点，该方法还包括形成T形存储节点触点，存储节点触点是由与接触垫上部接触的下部区域和在存储单元晶体管栅极长度方向延伸并且形成大于下部区域的尺寸的上部区域组成的。
文档编号H01L27/108GK1577805SQ200410062849
公开日2005年2月9日 申请日期2004年6月24日 优先权日2003年6月27日
发明者朴济民, 黄有商, 尹喆柱 申请人:三星电子株式会社